JPS6281737A - 半導体装置の製造方法及びリ−ドフレ−ム - Google Patents
半導体装置の製造方法及びリ−ドフレ−ムInfo
- Publication number
- JPS6281737A JPS6281737A JP22181885A JP22181885A JPS6281737A JP S6281737 A JPS6281737 A JP S6281737A JP 22181885 A JP22181885 A JP 22181885A JP 22181885 A JP22181885 A JP 22181885A JP S6281737 A JPS6281737 A JP S6281737A
- Authority
- JP
- Japan
- Prior art keywords
- resin
- lead frame
- lead
- holes
- outer frame
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 19
- 238000004519 manufacturing process Methods 0.000 title claims description 3
- 239000011347 resin Substances 0.000 claims abstract description 55
- 229920005989 resin Polymers 0.000 claims abstract description 55
- 238000000465 moulding Methods 0.000 claims abstract description 14
- 238000000034 method Methods 0.000 claims description 6
- 229910000679 solder Inorganic materials 0.000 abstract description 5
- 238000009736 wetting Methods 0.000 abstract description 5
- 238000004806 packaging method and process Methods 0.000 abstract description 2
- 238000007599 discharging Methods 0.000 abstract 1
- 230000007547 defect Effects 0.000 description 5
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 2
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 150000002243 furanoses Chemical class 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 239000000725 suspension Substances 0.000 description 1
- 238000001721 transfer moulding Methods 0.000 description 1
- 238000009423 ventilation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体装置の製造ておける樹脂モールド方法及
びリードフレームの構造に関する。
びリードフレームの構造に関する。
半導体集積回路装置(以下ICと称する)は一枚の半導
体チップ内に多数の能動素子や受動素子を形成したもの
であり、チップとの多数の電極端子数は微細ワイヤを介
して外部リードへと導通される。
体チップ内に多数の能動素子や受動素子を形成したもの
であり、チップとの多数の電極端子数は微細ワイヤを介
して外部リードへと導通される。
かかる半導体チップは適当なパッケージに封止する必要
があるが、最も一般的な方法としてトランスファモール
ド法による樹脂モールド方法が採用されている。(特公
昭51−4905参照)この樹脂モールド方法により半
導体チップをパッケージ封止するにあたって、半導体チ
ップは通常鉄系の薄板を打抜いたリードフレームに取り
付けられる。このリードフレームは第3図に示すように
半導体チップ1を取付けるためのタブ2を中心にして、
このタブ2を両方向で支持するタブ釣りリード3、タブ
2を囲んで周辺に設けた複数のリード4、各リード4に
直交してリード間を連結するダム5.ダム50両側及び
タブ釣りリード3に連結された外枠6かもなるもので、
このような単位リードフレームを外枠6にそって複数組
連続させて短連又は長連のリードフレームとしている。
があるが、最も一般的な方法としてトランスファモール
ド法による樹脂モールド方法が採用されている。(特公
昭51−4905参照)この樹脂モールド方法により半
導体チップをパッケージ封止するにあたって、半導体チ
ップは通常鉄系の薄板を打抜いたリードフレームに取り
付けられる。このリードフレームは第3図に示すように
半導体チップ1を取付けるためのタブ2を中心にして、
このタブ2を両方向で支持するタブ釣りリード3、タブ
2を囲んで周辺に設けた複数のリード4、各リード4に
直交してリード間を連結するダム5.ダム50両側及び
タブ釣りリード3に連結された外枠6かもなるもので、
このような単位リードフレームを外枠6にそって複数組
連続させて短連又は長連のリードフレームとしている。
このようなリードフレームのタブ2上に半導体チップ1
をボンディングした後、チップ1上の電極端子と周囲の
リードの内端部との間でワイヤボンディングが行われる
。
をボンディングした後、チップ1上の電極端子と周囲の
リードの内端部との間でワイヤボンディングが行われる
。
この後リードフレームは第4図に示すように先ず下型A
上にチャージされ、上5Bにより加圧された状態でキャ
ビティCにレジン(樹脂)が注入され、第5図に示す樹
脂パッケージ7が形成される。レジンモールド時に上下
型A−Hの隙間からレジンの一部が流出され、第5図に
示すようにキャビティ側面部分ではダム5がストッパト
ナってこれより外方に流出しないが、レジンを注入する
ゲート側G及びゲート対向部であるエアベント(通気)
側Eでレジンフラソシェとなって第6図に示すようにリ
ード及び外枠面にそってあられれ。
上にチャージされ、上5Bにより加圧された状態でキャ
ビティCにレジン(樹脂)が注入され、第5図に示す樹
脂パッケージ7が形成される。レジンモールド時に上下
型A−Hの隙間からレジンの一部が流出され、第5図に
示すようにキャビティ側面部分ではダム5がストッパト
ナってこれより外方に流出しないが、レジンを注入する
ゲート側G及びゲート対向部であるエアベント(通気)
側Eでレジンフラソシェとなって第6図に示すようにリ
ード及び外枠面にそってあられれ。
「フラッシュバリ」8として付着することがわかった。
さらにこのフラッシュパリ現象はリード表面の半田ヌレ
不良を起すとともに外観不良となり、このため手作業に
より[パリ取り」を行うことはコスト大につながること
がわかった。
不良を起すとともに外観不良となり、このため手作業に
より[パリ取り」を行うことはコスト大につながること
がわかった。
本発明者らはフラッシュバリの発生原因が第5図のW、
、W2の長さ関係がW2 >Wlになると発生しやすい
ことをつきとめた。
、W2の長さ関係がW2 >Wlになると発生しやすい
ことをつきとめた。
本発明は上述のような問題点を解決したものであり、そ
の目的はレジ/の「フラッシュバリ」取りによる工数の
倍加をなくすとともに、半導体装置の信頼性を高めるこ
とにある。
の目的はレジ/の「フラッシュバリ」取りによる工数の
倍加をなくすとともに、半導体装置の信頼性を高めるこ
とにある。
本発明の前記ならびにそのほかの目的と新規な特徴は1
本明細書の記述および添付図面からあきらかになろう。
本明細書の記述および添付図面からあきらかになろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。
を簡単に説明すれば下記のとおりである。
すなわち、レジンモールドにあたって、外枠、少すくと
もレジンモールドの際のベント側又は及びゲート側とな
る外枠にレジン貫通穴な設けたリードフレームを使用し
、このレジン貫通穴を利用してレジンの一部を流出させ
ながらレジン注入を行うことKよりレジン圧力が減少9
分散されることより、レジンのフラノシーバリの発生を
防止し。
もレジンモールドの際のベント側又は及びゲート側とな
る外枠にレジン貫通穴な設けたリードフレームを使用し
、このレジン貫通穴を利用してレジンの一部を流出させ
ながらレジン注入を行うことKよりレジン圧力が減少9
分散されることより、レジンのフラノシーバリの発生を
防止し。
半田ヌレ不良をなくシ、半導体装置の信頼性を高め前記
発明の目的を達成できる。
発明の目的を達成できる。
第2図、第2因は本発明の一実施例ケ示すものであって
、このうち第2図はリードフレームのレジンモールド前
の形態を示す平面図である。
、このうち第2図はリードフレームのレジンモールド前
の形態を示す平面図である。
2はタブでこの上に半導体チップがボンディングされる
。3はタブつりリード、4は複数のリード、5はダム、
6は外枠である。9は貫流穴で外枠6でゲート側及びエ
アベント側のダムに接する部分に設けられる。
。3はタブつりリード、4は複数のリード、5はダム、
6は外枠である。9は貫流穴で外枠6でゲート側及びエ
アベント側のダムに接する部分に設けられる。
樹脂パッケージングのためにレジンモールドな行うにあ
たっては、上記貫流穴を設けたリードフレームを使用し
、貫通穴を利用してレジンの一部をゲート側及びエアベ
ント側へ流出させながらレジンを注入する。
たっては、上記貫流穴を設けたリードフレームを使用し
、貫通穴を利用してレジンの一部をゲート側及びエアベ
ント側へ流出させながらレジンを注入する。
、第2図はレジンモールド後のリードフレームの状態を
示す平面図である。外枠の内側に設けた貫流穴によって
、注入されたレジンの一部はレジンダム空間が1.5〜
2倍に拡大され、レジンの圧力が低減1分散されること
により、リード表面に7ラノシユパリ8の付着するのが
防止される。ちなみに同図A、Bの面積関係はA)Bと
し、好ましくは、1.5〜2倍の面積関係があればフラ
ッシュバリは低減できる。
示す平面図である。外枠の内側に設けた貫流穴によって
、注入されたレジンの一部はレジンダム空間が1.5〜
2倍に拡大され、レジンの圧力が低減1分散されること
により、リード表面に7ラノシユパリ8の付着するのが
防止される。ちなみに同図A、Bの面積関係はA)Bと
し、好ましくは、1.5〜2倍の面積関係があればフラ
ッシュバリは低減できる。
(1)本発明によれば貫通穴を設けることでレジンフラ
ジシュバリ不良が従来の20%から1%以下に低減され
た。
ジシュバリ不良が従来の20%から1%以下に低減され
た。
(2)このため半田ヌレ不良がなくなり半導体装置の信
頼性が向上するとともに外観不良の問題も解消した。
頼性が向上するとともに外観不良の問題も解消した。
(3)半田ヌレ不良防止のためのレジンフラッシュバリ
除去作業が不要となり、コスト節減ができる。
除去作業が不要となり、コスト節減ができる。
(4)従来パッケージ内に発生したボイド(気泡)がワ
イヤ断線や腐食発生の原因となったが貫通穴により流出
したレジンにボイドが集中し、パッケージ内のボイドを
大幅に低減し、それにともないボイド不良を低減した。
イヤ断線や腐食発生の原因となったが貫通穴により流出
したレジンにボイドが集中し、パッケージ内のボイドを
大幅に低減し、それにともないボイド不良を低減した。
以上本発明によってなされた発明を実施例にもとづき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で穐々変更可能
である。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で穐々変更可能
である。
本発明は樹脂パッケージ半導体装置全般にわたって適用
可能である。
可能である。
本発明はとくにディジタルIC1多ピン(たとえば14
−24ピン)リードフレームに応用した場合に最も効果
がある。
−24ピン)リードフレームに応用した場合に最も効果
がある。
第2図及び第2図は本発明の一実施例を示し、このうち
、第2図はIC用リードフレームの平面図である。第2
図はレジンモールド後のICパッケージとリードフレー
ムの状態を示す平面図である。 第3図乃至第6図はこれまでのICの例を示す。 このうち第3図はリードフレームの平面図である。 第4図はレジンモールド時の金型の断面図である。 第5図はレジンモールド後のパッケージとリードフレー
ムの状態を示す平面図である。 第6図はレジンフラッシュバリ状態を示す一部断面図で
ある。 1・・・半導体チップ、2・・・タブ、3・・・タブつ
りリード、4・・・リード、5・・・ダム、6・・・外
枠、7・・・レジンパッケージ、8・・・フラッシュバ
リ、9・・・貫流穴。 第 3 図 第 4 z 第 5 図 第 6 図
、第2図はIC用リードフレームの平面図である。第2
図はレジンモールド後のICパッケージとリードフレー
ムの状態を示す平面図である。 第3図乃至第6図はこれまでのICの例を示す。 このうち第3図はリードフレームの平面図である。 第4図はレジンモールド時の金型の断面図である。 第5図はレジンモールド後のパッケージとリードフレー
ムの状態を示す平面図である。 第6図はレジンフラッシュバリ状態を示す一部断面図で
ある。 1・・・半導体チップ、2・・・タブ、3・・・タブつ
りリード、4・・・リード、5・・・ダム、6・・・外
枠、7・・・レジンパッケージ、8・・・フラッシュバ
リ、9・・・貫流穴。 第 3 図 第 4 z 第 5 図 第 6 図
Claims (1)
- 【特許請求の範囲】 1、リードフレームのタブ上に半導体チップを接続し、
この半導体チップを封止するために樹脂モールドを行う
にあたって、一部に樹脂貫流穴9をあけたリードフレー
ムを使用し、上記樹脂貫流穴を利用して樹脂の一部をゲ
ート、エアベント側へ流出しながら樹脂を注入すること
を特徴とする半導体装置の製造方法。 2、半導体チップを取付けるためのタブと、タブ釣りリ
ードと、タブを挾んで周辺に設けられた複数のリードと
、リードに直交してリード間を連結するダム及び、ダム
の両側に連結された外枠とからなり、上記外枠に一部の
樹脂流出用の貫流穴を設けたことを特徴とするリードフ
レーム。 3、上記貫流穴は少なくとも樹脂モールドの際のエアベ
ント側又は及びゲート側となる外枠の内側に設ける特許
請求の範囲第2項に記載のリードフレーム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22181885A JPS6281737A (ja) | 1985-10-07 | 1985-10-07 | 半導体装置の製造方法及びリ−ドフレ−ム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22181885A JPS6281737A (ja) | 1985-10-07 | 1985-10-07 | 半導体装置の製造方法及びリ−ドフレ−ム |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6281737A true JPS6281737A (ja) | 1987-04-15 |
Family
ID=16772670
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22181885A Pending JPS6281737A (ja) | 1985-10-07 | 1985-10-07 | 半導体装置の製造方法及びリ−ドフレ−ム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6281737A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01276657A (ja) * | 1988-04-27 | 1989-11-07 | Matsushita Electron Corp | リードフレーム |
JPH0536848U (ja) * | 1991-08-27 | 1993-05-18 | 京セラ株式会社 | リードフレーム |
JPH0536847U (ja) * | 1991-10-16 | 1993-05-18 | 株式会社三井ハイテツク | リードフレーム |
JPH0546044U (ja) * | 1991-11-22 | 1993-06-18 | 株式会社三井ハイテツク | 半導体装置用リードフレーム |
-
1985
- 1985-10-07 JP JP22181885A patent/JPS6281737A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01276657A (ja) * | 1988-04-27 | 1989-11-07 | Matsushita Electron Corp | リードフレーム |
JPH0536848U (ja) * | 1991-08-27 | 1993-05-18 | 京セラ株式会社 | リードフレーム |
JPH0536847U (ja) * | 1991-10-16 | 1993-05-18 | 株式会社三井ハイテツク | リードフレーム |
JPH0546044U (ja) * | 1991-11-22 | 1993-06-18 | 株式会社三井ハイテツク | 半導体装置用リードフレーム |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3504297B2 (ja) | 開口部のあるダイ支持部材を有する半導体装置 | |
JP4945508B2 (ja) | 半導体装置 | |
JP2000323623A (ja) | 半導体装置 | |
JP2608192B2 (ja) | リードフレーム | |
JPS6151933A (ja) | 半導体装置の製法 | |
JP2000208690A (ja) | リ―ドフレ―ム、樹脂封止型半導体装置およびその製造方法 | |
JPS6281737A (ja) | 半導体装置の製造方法及びリ−ドフレ−ム | |
JP2010165777A (ja) | 半導体装置及びその製造方法 | |
JP5420737B2 (ja) | 半導体装置の製造方法 | |
JPS63131557A (ja) | レジン封止型半導体装置用リ−ドフレ−ム及びレジン封止型半導体装置 | |
JP2924957B2 (ja) | 樹脂封止型半導体装置 | |
KR100218320B1 (ko) | 버틈 리드 패키지의 제조방법 | |
JP2000049272A (ja) | リードフレーム及びそれを用いた半導体装置の製造方法並びに半導体装置 | |
JP4477976B2 (ja) | 半導体装置の製造方法 | |
JPS61156845A (ja) | 樹脂封止型半導体装置用リ−ドフレ−ム | |
JPH05326799A (ja) | 半導体装置用リードフレーム及びこれを用いた半導体チップの樹脂封止方法 | |
JPS6059759A (ja) | リ−ドフレ−ム | |
JPS59155160A (ja) | 樹脂封止型電子装置 | |
JPS6197955A (ja) | リ−ドフレ−ム | |
JPS63131558A (ja) | レジン封止型半導体装置用リ−ドフレ−ム | |
JPH04254363A (ja) | リードフレーム及びそれを用いた半導体集積回路装置 | |
JPH0225061A (ja) | 半導体装置およびその製造に用いるリードフレーム | |
JPS6224653A (ja) | リ−ドフレ−ム | |
JP3251436B2 (ja) | リードフレーム、半導体装置及び半導体装置の製造方法 | |
JPS6060743A (ja) | リ−ドフレ−ム |