JPS6280695A - ブリンク制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、グラフィック或いはキャラクタ表示装置の
ブリンク制御回路に関するものである。

〔従来の技術〕

第５図は例えば、日経エレクトロニクス１９８４゜５、
２１２２５頁に示された従来のＣＲ７表示装置のブロッ
ク図である。図において、１は表示及び描画機能を有す
るＣＲＴコントローラ、２は前記ＣＲＴコントローラ１
の動作を管理するＣＰＵ（マイクロプロセッサ）、３は
表示情報が格納されたメモリ、４はＣＲＴコントローラ
１が送出するアドレス信号をラッチするラッチ素子、５
はＣＲＴコントローラ１が描画するフレームメモリ、６
はフレームメモリ５から読出したパラレルデータをシリ
アルデータに変換するドツトシフタ、７はラスク走査形
のＣＲＴでおる。

次に動作について説明する。矩形領域のブリンクをする
場合、ＣＰＵ　２はＣＲＴコントローラ１に対しフレー
ムメモリ５の該当する矩形領域の表示情報を読出す指示
をする。この動作によってＣＲＴコントローラ１が読出
しを完了するとＣＰＵ　２はＣＲＴコントローラ１から
矩形領域の表示情報を受取り、メモリ３Ｖこ格納する。

次に同一の矩形領域についてＣＰＵ２はＣＲＴコントロ
ーラ１に対し表示しない様にする為に、フレームメモリ
５の該当する領域をクリアする指示をし、クリアが完了
するとＣＲＴ　７の該当領域が消える。必要なブリンク
ＯＦＦ時間が経過すると、ＣＰＵ２はメモリ３に格納し
た情報を読出しＣＦＬＴコントローラ１に対しフレーム
メモリ５の該当する領域に書込む指示をする。書込み完
了でクリアする前の表示に戻る。更に必要なブリンク制
御回路が経過すると、前記とＦ［にＣＰＵ２はＣＲＴコ
ントローラ１に対しクリアする指示をする。以上を繰）
返し行うことによ）ブリンクしていた。

〔発明が解決しようとする問題点〕

従来のブリンク制御回路は以上の様に構成されているの
で、ブリンクはＣＰＵのソフトウェア処理によってなさ
れ、矩形領域が大きい場合や数多くの矩形領域をブリン
クする場合等では、表示情報の転送時間が多大となシ、
ＣＰＵの処理時間が長くなる等の問題点が有った。

この発明は上記の様な問題点を解消する為になされたも
ので、表示情報の転送を行わずにブリンクでき、ＣＰＵ
の処理時間を大巾に低減できるＣＲＴ表示装置を得るこ
とを目的とする。

〔問題点を解決するための手段〕

この発明に係るブリンク制御回路は、ハードウェアによ
ってブリンク制御するようにし、水平及び垂直方向につ
いてはブリンクすべき期間を検出するブリンク制御ロジ
ックを設けると共に、ブリンク周期を定める垂直同期分
周カウンタを設けるようにしたものである。

〔作用〕

この発明におけるブリンク制御回路はフレームメモリの
情報を読出し、ドツトシフタを経由してＣＲＴにシリア
ル信号を出力する過程でハードウェア的にブリンク制御
を行う。この為にフレームメモリの内容の書き換えを必
要とせず、ソフトウェアの介在が不要となる。

〔実施例〕

以下この発明の一実施例を図について説明する。

図中、第５図と同一の部分は同一の符号をもって図示し
た第１図において、８及び９は各々ＣＲＴコントローラ
１が出力する水平同期信号及び垂直同期信号、１０はＣ
ＰＵ　２がブリンクの為に設定する４２Ｉ［類の設定信
号、１１はブリンクを制御するブリンク制御ロジックで
ある。また第２図は４種類の情報すなわち、設定信号１
０の内容を示したものであｊｉ）、Ｈｌはブリンク水平
先頭位置、Ｈ２はブリンク水平最終位置、Ｖｌはブリン
ク垂直先頭位置、ｖ２はブリンク垂直最終位置を意味し
、Ｍｌ、Ｈ２は共にドツトクロック数単位であシ、ｖｌ
、ｖ２は共にラスター数単位である。第３図はブリンク
制御ロジック１１の詳細ブロック図で、１２，１３゜１
４．１５は各ｋ　Ｈｌ　、　Ｈ２、Ｖｌ　、　Ｖ２をラ
ッチするラッチ素子、１６は水平同期信号に同期してド
ツトクロックをカウント（水平同期カウンタ）するカウ
ンタ、１．７．１８は前記ラッチ素子１２゜１３とカラ
ｙり１Ｂの出力値を比較するフンパレータ、１９は垂直
同期信号に同期して水平同期信号をカウントするカウン
タ（垂直同期カウンタ）、２０．２１はラッチ素子１４
．１５とカウンタ１９の出力値を比較するコンパレータ
、２２は垂直同期信号を分周するカウンタ（垂直同期分
周カウンタ）、２３はブリンクの水平期間を示す信号、
２４はブリンクの垂直期間を示す信号、２５はブリンク
制御回路及びブリンク周期Ｆ期間を示す信号である。第
４図はブリンク水平、垂直期間を示す信号２３．２４及
びブリンク周期間及びＯＦＦ期間を示す信号２５をタイ
ミング波形で示したものである。

次に動作について説明する。まず、第１図において、ブ
リンクに必要な設定信号１０をＣＰＵ　２が設定し、第
３図の各々のラッチ素子１２，１３゜１４．１５がラッ
チする。カウンタ１６は水平同期信号８が’Ｌｏｗ”レ
ベルでリセットされドツトクロックをカウントアツプす
る。コンパレータ１７は前記カウンタ１６の出力値がラ
ッチ１２の出力値より大きいと出力を＠Ｈ１ｇｈ’レベ
ルとし、コンパレータ１８はカウンタ１６の出力値がラ
ッチ素子１３の出力値より小さいと出力を“Ｈｌｇｈ”
レベルとする。従ってブリンク水平期間を示す信号２３
は第４図に示すタイミング波形となる。カラ／り１９は
垂直同期信号９が＠Ｌｏｗ’レベルでリセットされ水平
同期信号８をカウントアツプする。コンパレータ２０は
カウンタ１９の出力値がラッチ素子１４の出力値より大
きいと出力を＠Ｈ１ｇｈ”レベルトシ、コンパレータ２
１はカウンタ１９の出力値がラッチ素子１５の出力値よ
り小さいと出力を″Ｈ１ｇｈ”レベルとする。従ってブ
リンク垂直期間を示す信号２４は第４図に示すタイミン
グ波形となる。カウンタ２２は垂直同期信号９を分周し
、ブリンクＯＮ期間及びブリンクＯＦＦ期間を生成し、
第４図のブリンクＯＮ期間及びブリンクＯＦＦ期間を示
す信号２５で示すタイミング波形となる。ブリンク水平
、垂直期間を示す信号２３　、２４　、ブリンクＯＮ期
間及びブリンクＯＦＦ期間を示す信号２５のＡＮＤ出力
を更にドツトシフタ６からの信号とＡＮＤ　ｔ−とシｃ
ＲＴ７へ出力する。従ってＣＲＴ７への出力は、第２図
の斜線で示す矩形領域において、ブリンクＯＮ期間はド
ツトシフタ６からの信号そのままとなシ、またブリンク
ＯＦＦ期間は無条件で＠Ｌｏｗ”レベルとなる。

尚、上記実施例ではブリンク垂直期間及びブリンクＯＦ
Ｆ期間を単に垂直同期信号の分周により生成しているが
、ＣＰＵ　２からＯＮ期間及びＯＦＦ期間を設定できる
ようにしても良く、又、設定信号１０のＨｌ　、　Ｈ２
をドツトクロック単位としているがメモリアクセス単位
としても良い。また、複数の矩形領域についてブリンク
する場合は、必要数分第３図に示す制御回路を設ければ
良い。

〔発明の効果〕

以上の様にこの発明によれば、簡単なハードウェアの追
加により、ブリンク制御をハードウェア的に行えるよう
にしたので、ＣＰＵの負荷が低減でき、表示装置として
高速化が図れ、質の高い画像が得られる効果が有る。

【図面の簡単な説明】

第１図はこの発明の一実施例によるＣＲＴ表示装置のブ
ロック図、第２図は第１図の設定信号の詳細説明図、第
３図は第１図のブリンク制御ロジックの詳細ブロック図
、第４図は第３図の要部信号のタイミング波形図、第５
図は従来のＣＲＴ表示装置のブロック図である。 図において、１はＣＲＴコントローラ、２はＣＰＵ、３
はメモリ、７はＣＲＴ、８は水平同期信号、９は垂直同
期信号、１０は設定信号、１１はブリンク制御ロジック
、１２，１３，１４．１５はラッチ素子、１６，１９．
２２はカウンタ、１７゜１Ｂ、２０．２１はコンパレー
タ。 第１図 第３図　　　ト ン ト 第４図 第５図 手続補正書（自発）

Claims (2)

【特許請求の範囲】
1. （１）表示情報を格納したメモリを有するＣＰＵによつ
   てＣＲＴコントローラの動作を管理し、ラスター走査式
   のＣＲＴ上に矩形領域のブリンクをするブリンク制御回
   路において、前記ＣＲＴコントローラより出力される水
   平及び垂直同期信号並びにＣＰＵによつて設定される４
   種類の設定信号を入力信号としてブリンク期間を検出す
   るブリンク制御ロジックと、前記ブリンク制御ロジック
   に入力された垂直同期信号を計数しブリンク表示周期を
   定める垂直同期分周カウンタとを備え、前記垂直同期分
   周カウンタの出力信号及び前記ブリンク制御ロジックの
   出力信号である水平、垂直期間信号とより任意の大きさ
   の矩形領域のブリンクが表示できるようにしたことを特
   徴とするブリンク制御回路。
2. （２）前記ブリンク制御ロジックの構成として、ＣＰＵ
   が設定する４種類の設定信号をラッチするラッチ素子と
   、前記水平、垂直同期信号に同期して該同期信号を計数
   する水平、垂直同期カウンタと、前記水平、垂直同期カ
   ウンタと前記ラッチ素子の出力値を比較するコンパレー
   タとを備えたことを特徴とする特許請求の範囲第１項記
   載のブリンク制御回路。