JPS6279378A - タイミング検出回路 - Google Patents
タイミング検出回路Info
- Publication number
- JPS6279378A JPS6279378A JP60218893A JP21889385A JPS6279378A JP S6279378 A JPS6279378 A JP S6279378A JP 60218893 A JP60218893 A JP 60218893A JP 21889385 A JP21889385 A JP 21889385A JP S6279378 A JPS6279378 A JP S6279378A
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- JP
- Japan
- Prior art keywords
- circuit
- output signal
- timing
- time
- sco
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- Pending
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、同期関係を有する複数のタイミング信号の時
間関係の良否を検出するタイミング検出回路に関するも
のであり、詳しくは、許ａ範囲内の誤差による検出誤動
作を簡単な回路構成で防止するようにしたものである。
間関係の良否を検出するタイミング検出回路に関するも
のであり、詳しくは、許ａ範囲内の誤差による検出誤動
作を簡単な回路構成で防止するようにしたものである。
る低コストの診断装置に関するものである。
［従来の技術］
例えば、ＬＳＩテスト装置のタイミング発生回路１とし
ては、第３図に示すように、所定の周期で繰り返す装置
全体のテスト周期を設定するためのレート信号３ｒｔを
発生するレート信号発生回路２と、テスト対象ＬＳＩ（
以下ＣＵＴという）に与えるテストパターンのエツジの
タイミングを設定するためにレート信号５ｒｔに対して
所定時間遅延されたフォーマットクロック３ｆｃを発生
するフォーマットクロック発生回路３と、ＣＵＴからテ
ストパターンに対応して出力される応答パターンを取り
込んで期待パターンと比較するためにレート信号３ｒｔ
に対して所定時間遅延されたストローブクロック３ｓｃ
を発生するストローブクロック発生回路４とを含むもの
が用いられている。
ては、第３図に示すように、所定の周期で繰り返す装置
全体のテスト周期を設定するためのレート信号３ｒｔを
発生するレート信号発生回路２と、テスト対象ＬＳＩ（
以下ＣＵＴという）に与えるテストパターンのエツジの
タイミングを設定するためにレート信号５ｒｔに対して
所定時間遅延されたフォーマットクロック３ｆｃを発生
するフォーマットクロック発生回路３と、ＣＵＴからテ
ストパターンに対応して出力される応答パターンを取り
込んで期待パターンと比較するためにレート信号３ｒｔ
に対して所定時間遅延されたストローブクロック３ｓｃ
を発生するストローブクロック発生回路４とを含むもの
が用いられている。
ところで、このようなタイミング発生回路１の動作の診
断にあたっては、各タイミング（３号が設定されたとお
りに出力されているか否かが検出できればよい。
断にあたっては、各タイミング（３号が設定されたとお
りに出力されているか否かが検出できればよい。
そこで、例えば第４図に示すような診断回路が用いられ
ている。第４図において、５は比較回路であり、一方の
入力端子には例えばレート信号Ｓｒｔが直接加えられ、
他方の入力端子には遅延回路６によりレート信号３ｒｔ
に対して１周期の遅延時間が与えられたレート信号３ｒ
ｔとパルス幅が等しいストローブクロック５ＳＣ−が加
えＩうれている。
ている。第４図において、５は比較回路であり、一方の
入力端子には例えばレート信号Ｓｒｔが直接加えられ、
他方の入力端子には遅延回路６によりレート信号３ｒｔ
に対して１周期の遅延時間が与えられたレート信号３ｒ
ｔとパルス幅が等しいストローブクロック５ＳＣ−が加
えＩうれている。
７は比較回路６の出力信号を保持するレジスタである。
このような構成において、比較回路５の出力信号３ｃｏ
は、入力されるタイミング信号３ｒｔ、３ｓｃ−の立ち
上がりタイミングが一致している場合には例えばＬレベ
ルになって一致しない場合にはｈｌレベルになる。レジ
スタ７の内容はこのような比較回路６の出力信号３ｃｏ
の状態に応じて更新され、バス（Ｐ）あるいはフェイル
（Ｆ）に対応した出力信号ＳＯを送出する。
は、入力されるタイミング信号３ｒｔ、３ｓｃ−の立ち
上がりタイミングが一致している場合には例えばＬレベ
ルになって一致しない場合にはｈｌレベルになる。レジ
スタ７の内容はこのような比較回路６の出力信号３ｃｏ
の状態に応じて更新され、バス（Ｐ）あるいはフェイル
（Ｆ）に対応した出力信号ＳＯを送出する。
［発明が解決しようとする問題点］
しかし、このような従来の構成によれば、比較回路５に
加えられるタイミング信号Ｓｒｔ、 ３ｓｃ−のタイミ
ングが第５図（ａ）、（ｂ）に示すようにこれらタイミ
ング信号の最小分解能Ｔｓ （例えば５ｎｓ）Ｊ、り
も短い時間り゛れても比較回路５は第５図（Ｃ）に示す
ようにそれらのずれに対応した細いパルス幅の出力信号
Ｓｃｏを発生し、レジスタ７の内容が第５図（ｄ ）に
示すようにバス（Ｐ）からフェイル（Ｆ）に更新される
ことがある。
加えられるタイミング信号Ｓｒｔ、 ３ｓｃ−のタイミ
ングが第５図（ａ）、（ｂ）に示すようにこれらタイミ
ング信号の最小分解能Ｔｓ （例えば５ｎｓ）Ｊ、り
も短い時間り゛れても比較回路５は第５図（Ｃ）に示す
ようにそれらのずれに対応した細いパルス幅の出力信号
Ｓｃｏを発生し、レジスタ７の内容が第５図（ｄ ）に
示すようにバス（Ｐ）からフェイル（Ｆ）に更新される
ことがある。
このために、最小設定分解能よりも小さなタイミング誤
差だけではなく、最小設定分解能よりし大きくても許容
できる範囲のタイミング誤差であるにもかかわらず、タ
イミング発生回路の動作が不良と判断されてしまうおそ
れがある。
差だけではなく、最小設定分解能よりし大きくても許容
できる範囲のタイミング誤差であるにもかかわらず、タ
イミング発生回路の動作が不良と判断されてしまうおそ
れがある。
本発明は、このような点に着目してなされたもので、そ
の目的は、許容できる範囲のタイミング誤差と許容でき
ない範囲のタイミング誤差とを判別できる機能を有する
タイミング検出回路を記供することにある。
の目的は、許容できる範囲のタイミング誤差と許容でき
ない範囲のタイミング誤差とを判別できる機能を有する
タイミング検出回路を記供することにある。
［問題点を解決するための手段］
このような目的を達成する本発明は、同期関係を有する
複数のタイミング信号のパルス幅を比較づる比較回路と
、一方の入力端子に直接比較回路の出力信号が１ノ１１
えられ他方の入力端子に比較回路の出力（３号に対して
許容誤差時間に対応した遅延時間を与える遅延回路を介
して比較回路の出力信号が加えられるアンドゲートより
なる誤差判別回路と、この誤７￥り開回路の出力を保持
するレジスタとで構成されたことを特徴とする。
複数のタイミング信号のパルス幅を比較づる比較回路と
、一方の入力端子に直接比較回路の出力信号が１ノ１１
えられ他方の入力端子に比較回路の出力（３号に対して
許容誤差時間に対応した遅延時間を与える遅延回路を介
して比較回路の出力信号が加えられるアンドゲートより
なる誤差判別回路と、この誤７￥り開回路の出力を保持
するレジスタとで構成されたことを特徴とする。
［実施例］
以下、図面を用いて本発明の実施例を詳細に説明する。
第１図は本発明の一実施例の要部を示すブ［１ツク図で
あり、第４図と同一部分には同一符号を付けている。第
１図にＪ３いて、８は誤差マリ別回路である。誤差判別
回路８は、一方の入力端子ａに直接比較回路５の出力信
号Ｓｃｏが加えられて他方の入力端子ｌ）に比較回路５
の出力１３号ＳＣＯに対して許８誤差時間に対応した遅
延時間Ｔｄを与える遅延回路９を介して比較回路５の出
力信号３ｃｏがＪ＋ｔｌえられ、出力信号Ｓ９０がレジ
スタ７に加えられるアントゲート１０で構成されている
。
あり、第４図と同一部分には同一符号を付けている。第
１図にＪ３いて、８は誤差マリ別回路である。誤差判別
回路８は、一方の入力端子ａに直接比較回路５の出力信
号Ｓｃｏが加えられて他方の入力端子ｌ）に比較回路５
の出力１３号ＳＣＯに対して許８誤差時間に対応した遅
延時間Ｔｄを与える遅延回路９を介して比較回路５の出
力信号３ｃｏがＪ＋ｔｌえられ、出力信号Ｓ９０がレジ
スタ７に加えられるアントゲート１０で構成されている
。
このように構成された回路の動作について、第２・へ〜
Ｃ図の波形図を用いて説明する。
Ｃ図の波形図を用いて説明する。
これら第２図において、（ａ ）は比較回路５の一方の
入力端子にＩＪＩＩえられるレート信号３ｒｔを示し、
（ｂ）は比較回路５の他方の入力端子に遅延回路６を介
して加えられるストローブクロック５ＳＣ−を示し、（
Ｃ）は比較回路５の出力信号３ｃ。
入力端子にＩＪＩＩえられるレート信号３ｒｔを示し、
（ｂ）は比較回路５の他方の入力端子に遅延回路６を介
して加えられるストローブクロック５ＳＣ−を示し、（
Ｃ）は比較回路５の出力信号３ｃ。
を示し、（ｄ ）は遅延回路９を介してアンドゲート１
０に加えられる比較回路５の出力信号５ＣＯ−を示し、
（０）はアンドゲート１０の出力信＠ Ｓ （１０を示
し、（ｆ）はレジスタ７の出力信号ＳＯを示している。
０に加えられる比較回路５の出力信号５ＣＯ−を示し、
（０）はアンドゲート１０の出力信＠ Ｓ （１０を示
し、（ｆ）はレジスタ７の出力信号ＳＯを示している。
第２・Ａ図は、比較回路５に加えられるレート信号３ｒ
ｔとストローブクロック３ｓｃ−のタイミングに全く誤
差がない状態を示している。この状態で番よ、比較回路
５の出力１３号ＳＣＯはＬレベルに保持され、レジスタ
７の出力信号ＳＯもＬレベルに保持されることになる。
ｔとストローブクロック３ｓｃ−のタイミングに全く誤
差がない状態を示している。この状態で番よ、比較回路
５の出力１３号ＳＣＯはＬレベルに保持され、レジスタ
７の出力信号ＳＯもＬレベルに保持されることになる。
第２・Ｂ図は、ストローブクロック５ｓｃ−がシー１〜
信号Ｓ１・ｔに対して許容誤差時間Ｔ１よりも短い時間
Ｔ２（’ｒｌ＞Ｔ２）遅れている状態を示している。こ
の状態では、比較回路５はパルス幅がＴ２の出力信号Ｓ
ＣＯを発生する。ところが、遅延回路９は、前述のよう
に、アンドゲート１０の他方の入力端子に加えられる比
較回路５の出力信号５ＣＯ−に許容誤差時間Ｔ１と等し
い遅延時間Ｔｄを与えるように設定されているので、ア
ンドゲート１０の一方の入力端子に直接加えられる比較
回路５の出力信号ＳＣＯとアンドゲート１０の他方の入
力端子に遅延回路９を介して加えられる比較回路５の出
力信号ＳＣＯ′とが一致することはなく、アンドゲート
１０の出力信号Ｓ９ｏはＬレベルに保持され、レジスタ
７の出力信号ＳＯもＬレベルに保持されることになる。
信号Ｓ１・ｔに対して許容誤差時間Ｔ１よりも短い時間
Ｔ２（’ｒｌ＞Ｔ２）遅れている状態を示している。こ
の状態では、比較回路５はパルス幅がＴ２の出力信号Ｓ
ＣＯを発生する。ところが、遅延回路９は、前述のよう
に、アンドゲート１０の他方の入力端子に加えられる比
較回路５の出力信号５ＣＯ−に許容誤差時間Ｔ１と等し
い遅延時間Ｔｄを与えるように設定されているので、ア
ンドゲート１０の一方の入力端子に直接加えられる比較
回路５の出力信号ＳＣＯとアンドゲート１０の他方の入
力端子に遅延回路９を介して加えられる比較回路５の出
力信号ＳＣＯ′とが一致することはなく、アンドゲート
１０の出力信号Ｓ９ｏはＬレベルに保持され、レジスタ
７の出力信号ＳＯもＬレベルに保持されることになる。
第２・０図は、ストローブクロック５ｓｃ−がレート信
号Ｓｒｔに対して許容誤差時間Ｔ１よりも長い時間Ｔ３
（ＴＩ≦７３）遅れている状態を示している。この状
態では、比較回路５はパルス幅がＴ３の出力信号３ｃｏ
を発生する。遅延回路９は前述のようにアンドゲート１
０の他方の入力端子に加えられる比較回路５の出力信号
ＳＣＯに許容誤差時間Ｔ１と等しい収延時間Ｔｄを与え
るように設定されているが、アンドゲート１０の一方の
入力端子に直接加えられる比較回路５の出力信号３ｃｏ
とアンドゲート１０の他方の入力端子に遅延回路９を介
して加えられる比較回路５の出力信’？５３ Ｃｏ−と
はＴ３−Ｔ１の部分において一致する。この結果、一致
する部分の出力信号ＳｇＯは１」レベルに変化するとと
もにレジスタ７の内容も出力信号Ｓ９ｏの立ち上がりで
変更されて１ルベルになり、出力信号ＳＯはＨレベルに
保持されて許容範囲を越えるタイミング誤差が発生して
いることを表わすことになる。
号Ｓｒｔに対して許容誤差時間Ｔ１よりも長い時間Ｔ３
（ＴＩ≦７３）遅れている状態を示している。この状
態では、比較回路５はパルス幅がＴ３の出力信号３ｃｏ
を発生する。遅延回路９は前述のようにアンドゲート１
０の他方の入力端子に加えられる比較回路５の出力信号
ＳＣＯに許容誤差時間Ｔ１と等しい収延時間Ｔｄを与え
るように設定されているが、アンドゲート１０の一方の
入力端子に直接加えられる比較回路５の出力信号３ｃｏ
とアンドゲート１０の他方の入力端子に遅延回路９を介
して加えられる比較回路５の出力信’？５３ Ｃｏ−と
はＴ３−Ｔ１の部分において一致する。この結果、一致
する部分の出力信号ＳｇＯは１」レベルに変化するとと
もにレジスタ７の内容も出力信号Ｓ９ｏの立ち上がりで
変更されて１ルベルになり、出力信号ＳＯはＨレベルに
保持されて許容範囲を越えるタイミング誤差が発生して
いることを表わすことになる。
このような構成によれば、従来のように、最小設定分解
能よりも小さなタイミング誤差や最小設定分解能よりも
大きくても許容できる範囲のタイ 。
能よりも小さなタイミング誤差や最小設定分解能よりも
大きくても許容できる範囲のタイ 。
ミング誤差を一律に動作不良と判断することはなく、許
容範囲を越えるタイミング誤差が発生していることを適
切に検出することができる。
容範囲を越えるタイミング誤差が発生していることを適
切に検出することができる。
なお、上記実施例では、タイミング発生回路におけるレ
ート信号３ｒｔどストローブクロック３ｓｃとのタイミ
ング誤差を検出する例について示したが、これに限るも
のではなく、各種のタイミング信号のタイミング誤差の
検出に有効である。
ート信号３ｒｔどストローブクロック３ｓｃとのタイミ
ング誤差を検出する例について示したが、これに限るも
のではなく、各種のタイミング信号のタイミング誤差の
検出に有効である。
また、遅延回路９の遅延時間を変えることによって許容
誤差を任意に１没定することができ、使用を満たしてい
るか否かの判定にも好適である。
誤差を任意に１没定することができ、使用を満たしてい
るか否かの判定にも好適である。
［発明の効果］
以上説明したＪ、うに、本発明によれば、許容できる範
囲のタイミング誤差と許容できない範囲のタイミング誤
差とを判別できる機能を有するタイミング検出回路が実
現でき、実用上の効果は大きい。
囲のタイミング誤差と許容できない範囲のタイミング誤
差とを判別できる機能を有するタイミング検出回路が実
現でき、実用上の効果は大きい。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図の動作を説明するための波形図、第３図はタイミ
ング発生回路の一例を示すブロック図、第４図は従来の
装置の一例を示すブロック図、第５°図は第４図の動作
を説明するだめの波形図である。 ５・・・比較回路、６，９・・・遅延回路、７・・・レ
ジスタ、８・・・誤差判別回路、１０・・・アンドゲー
ト。 第 １ 図 第 ４ 図 ＠２Ａ図 第２Ｂ図 第２Ｃ図
第１図の動作を説明するための波形図、第３図はタイミ
ング発生回路の一例を示すブロック図、第４図は従来の
装置の一例を示すブロック図、第５°図は第４図の動作
を説明するだめの波形図である。 ５・・・比較回路、６，９・・・遅延回路、７・・・レ
ジスタ、８・・・誤差判別回路、１０・・・アンドゲー
ト。 第 １ 図 第 ４ 図 ＠２Ａ図 第２Ｂ図 第２Ｃ図
Claims (1)
- 同期関係を有する複数のタイミング信号のパルス幅を比
較する比較回路と、一方の入力端子に直接比較回路の出
力信号が加えられ他方の入力端子に比較回路の出力信号
に対して許容誤差時間に対応した遅延時間を与える遅延
回路を介して比較回路の出力信号が加えられるアンドゲ
ートよりなる誤差判別回路と、この誤差判別回路の出力
を保持するレジスタとで構成されたことを特徴とするタ
イミング検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60218893A JPS6279378A (ja) | 1985-10-01 | 1985-10-01 | タイミング検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60218893A JPS6279378A (ja) | 1985-10-01 | 1985-10-01 | タイミング検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6279378A true JPS6279378A (ja) | 1987-04-11 |
Family
ID=16726954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60218893A Pending JPS6279378A (ja) | 1985-10-01 | 1985-10-01 | タイミング検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6279378A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6257933B1 (en) | 1998-01-12 | 2001-07-10 | Advantest Corporation | Connector |
-
1985
- 1985-10-01 JP JP60218893A patent/JPS6279378A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6257933B1 (en) | 1998-01-12 | 2001-07-10 | Advantest Corporation | Connector |
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