JPS6276364A - 画情報通信装置 - Google Patents
画情報通信装置Info
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- JPS6276364A JPS6276364A JP21543385A JP21543385A JPS6276364A JP S6276364 A JPS6276364 A JP S6276364A JP 21543385 A JP21543385 A JP 21543385A JP 21543385 A JP21543385 A JP 21543385A JP S6276364 A JPS6276364 A JP S6276364A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は伝送効率と記録時間の短縮を実現できるスキッ
プ機能る有する画情通信装置に関する。
プ機能る有する画情通信装置に関する。
従来の技術
ファクシミリ通信等の画情報通信装置において簡易な構
成で伝送効率の向」＝、記録時間の短縮を実現する手段
としていわゆる白スキップ方式が提案され実用化されて
いる。
成で伝送効率の向」＝、記録時間の短縮を実現する手段
としていわゆる白スキップ方式が提案され実用化されて
いる。
この方式では、送信側で１ラインが全て白信号の場合、
このラインの画情報を伝送せず、替りに全白であること
を示す信号を伝送し、受信側でこの全白信号を検出した
場合には、このラインの記録は行なわず副走査の送シの
みを行なうようにしである。
このラインの画情報を伝送せず、替りに全白であること
を示す信号を伝送し、受信側でこの全白信号を検出した
場合には、このラインの記録は行なわず副走査の送シの
みを行なうようにしである。
発明が解決しようとする問題点
しかし、白スキップ方式は全白ラインのみを対果として
いるため、その効果には限界があり、より効果的な方式
が求められている。
いるため、その効果には限界があり、より効果的な方式
が求められている。
伝送効率の向上のみに着目すれば画情報を符号化し冗長
性の除去を行ない伝送するいわゆる帯域圧縮方式が実用
化され、国際的にも標準化が図られている、。
性の除去を行ない伝送するいわゆる帯域圧縮方式が実用
化され、国際的にも標準化が図られている、。
しかし、帯域圧縮方式は白スキップ方式と異なり、回路
が複雑となり、また、装置価格も高いという問題がある
１、 本発明は、上述の問題点に鑑みて為されたもので、回路
の複雑化を招くことなく、伝送効率を向上でき、また記
録時間の短縮を図ることのできる画１Ｎ報通信装置を提
供することを目的とする。
が複雑となり、また、装置価格も高いという問題がある
１、 本発明は、上述の問題点に鑑みて為されたもので、回路
の複雑化を招くことなく、伝送効率を向上でき、また記
録時間の短縮を図ることのできる画１Ｎ報通信装置を提
供することを目的とする。
問題点を解決するための手段
本発明は、上記目的を達成するため、送信装置が、前ラ
インの画情報を記憶するメモリ回路と、って比較した結
果、前ラインの画情報と現ラインの画情報とが一致する
場合、この旨の信号を発生し、この信号を前記受信装置
へ伝送する同一信号発生回路とを有し、受信装置が１ラ
インの記録を複数のブロックに分割して行なう記録手段
と、前ライン記録時に全て白信号のブロック以外のブロ
ックを記憶するブロック記憶手段と、前記同一信号発生
回路の出力信号を前記ブロック記憶手段へ入力する制御
回路とを有したものである。。
インの画情報を記憶するメモリ回路と、って比較した結
果、前ラインの画情報と現ラインの画情報とが一致する
場合、この旨の信号を発生し、この信号を前記受信装置
へ伝送する同一信号発生回路とを有し、受信装置が１ラ
インの記録を複数のブロックに分割して行なう記録手段
と、前ライン記録時に全て白信号のブロック以外のブロ
ックを記憶するブロック記憶手段と、前記同一信号発生
回路の出力信号を前記ブロック記憶手段へ入力する制御
回路とを有したものである。。
なお、前記送信装置が、現ラインの画情報を入力し、こ
の現ラインが全て白信号であることを検出する全白検出
回路と、全白検出回路の検出結果を示す信号を前記受信
回路に伝送する全白信号発生回路とを有し、かつ、前記
受信装置が、前記全白検出回路の検出結果を示す信号を
受け、この信号に基づいて画情報の記録を制御する信号
を作成する信号解読回路を備えるようにしてもよい。
の現ラインが全て白信号であることを検出する全白検出
回路と、全白検出回路の検出結果を示す信号を前記受信
回路に伝送する全白信号発生回路とを有し、かつ、前記
受信装置が、前記全白検出回路の検出結果を示す信号を
受け、この信号に基づいて画情報の記録を制御する信号
を作成する信号解読回路を備えるようにしてもよい。
作 用
前ラインと現ラインをそれぞれ画素毎に比較する。比較
した結果、両者が一致した場合、この旨の信号を同一信
号発生回路から受信装置へ出力する。受信装置の制御回
路はこの信号によってブロック記憶手段から、前ライン
記録時に全て白信号のブロック以外のブロックを選択す
る。この選択されたブロックのみ制御回路によって作動
されて記録が行なわれる。
した結果、両者が一致した場合、この旨の信号を同一信
号発生回路から受信装置へ出力する。受信装置の制御回
路はこの信号によってブロック記憶手段から、前ライン
記録時に全て白信号のブロック以外のブロックを選択す
る。この選択されたブロックのみ制御回路によって作動
されて記録が行なわれる。
実施例
第１図、第２図はそれぞれ本発明の一実施例の送信装置
および受信装置の電気回路ブロック図である２、 この送信装置は、前ラインの画情報を記憶する前ライン
メモリ回路１と、前ラインメモリ回路１の出カイ菖号及
び端子８より入力した現ライン画（Ｘ”ｉｙ Ｐ １．
ｘ を入力し、両者を画素毎に比較する比較回路２
と、現ライン両信号Ｐｉｘ を入力し、この現ライン
が全白であることを検出する全白検出回路３と、全白検
出回路３で現ラインが全白であること全検出し、たとき
、このことを示す全白信号ＷＳを発生する全白信号発生
回路４と、比較回路２で現ラインと削Ｊラインを比較し
、その結果、現ラインと１ｊｉｌラインとが同一情報で
ある場合、そのことを示す同一信号ＳＳを発生する同一
信号発生回路５と、前述した回路を含め送信装置全体の
制御を行なう制御回路６と、全白信号ＷＳ 、同一信号
ＳＳ、及びメモリ回路１から読み出される画信号Ｐｉｘ
Ｍ を切り替え、回線接続端子１２を通して受信装置
へ伝送し、また、回線接続端子１２を通して受信装置か
らの信号を受け、この信号を信号ＲＤＹとして制御回路
６へ出力する回線接続部７とを備えている。端子８から
入力する現ライン画信号Ｐｉｘ は前述した比較回路２
以外に前ラインメモリ回路１ 、全白検出回路３へも入
力するようになっている。端子９から現ライン画信号Ｆ
ｉｘのサンプリングクロックＣＫを前ラインメモリ回路
１．比較回路２．全白検出回路３．制御回路６へ出力し
、又、端子１０から現ライン画信号Ｆｉｘの有効区間信
号ＬＥＮＢを前ラインメモリ回路１゜比ｉ咬回路２．全
白検出回路３．制御回路６へ出力するようになっている
３゜ 一方、受信装置に１、前述の送信装置から端子１４を仙
してＪＪｌ、ラインが全白であることを示す前月Ｗ Ｓ
又は現ラインと前ラインが同一画情報であることを示す
同一信号ＳＳを入力し、これを解読する信号解読回路１
７と、送信装置から端子１５を通して現ライン画信号Ｒ
Ｐｉｘを入力し、現ライン画信号ＲＰｌｘのシリアル−
パラレル変換を行なうシフトレジスタ１８と、シリアル
−パラレル変換された現ライン画信号ＲＰｉｘを入力し
、後述する記録素子の各ブロックにおいて全て白信号の
ブロックの検出を行なう全白ブロック検出回路１９，２
０゜２１（なお、第２図では簡単にするため全白ブロッ
ク検出回路を３個のみ記したが、実際はｎ個ある。）と
、シフトレジスタ１８から出力され全白ブロック検出回
路１９，２０．２１を通過した画信号をラッチするラッ
チ回路２２と、制御回路４１に備えられたｎ本の信号線
から入力するとともにランチ回路２２から入力し、分割
記録を行なうだめのＡＮＤ回路２３〜２８（なお、第２
図では簡単にするためＡＮＤ回路を６個のみ記したが、
実際はｅ （ｅ＞ｎ ）個ある。）と、ＡＮＤ回路２３
〜２８に接続し記録素子を駆動するためのドライバー２
９〜３４（なお、第２図では簡単にするためドライバー
を６個のみ記したが、実際は４個ある。）と、端子１３
を介して記録電源に一端を、又、他端をドライバー２９
〜３４に接続した記録素子としての発熱体３５〜４０（
第２図では簡単にするため発熱体を６個のみ記したが実
際は４個ある。）とを備えている。なお本実施例では、
制御回路４１．全白ブロック検出回路１９ 、２０ 。
および受信装置の電気回路ブロック図である２、 この送信装置は、前ラインの画情報を記憶する前ライン
メモリ回路１と、前ラインメモリ回路１の出カイ菖号及
び端子８より入力した現ライン画（Ｘ”ｉｙ Ｐ １．
ｘ を入力し、両者を画素毎に比較する比較回路２
と、現ライン両信号Ｐｉｘ を入力し、この現ライン
が全白であることを検出する全白検出回路３と、全白検
出回路３で現ラインが全白であること全検出し、たとき
、このことを示す全白信号ＷＳを発生する全白信号発生
回路４と、比較回路２で現ラインと削Ｊラインを比較し
、その結果、現ラインと１ｊｉｌラインとが同一情報で
ある場合、そのことを示す同一信号ＳＳを発生する同一
信号発生回路５と、前述した回路を含め送信装置全体の
制御を行なう制御回路６と、全白信号ＷＳ 、同一信号
ＳＳ、及びメモリ回路１から読み出される画信号Ｐｉｘ
Ｍ を切り替え、回線接続端子１２を通して受信装置
へ伝送し、また、回線接続端子１２を通して受信装置か
らの信号を受け、この信号を信号ＲＤＹとして制御回路
６へ出力する回線接続部７とを備えている。端子８から
入力する現ライン画信号Ｐｉｘ は前述した比較回路２
以外に前ラインメモリ回路１ 、全白検出回路３へも入
力するようになっている。端子９から現ライン画信号Ｆ
ｉｘのサンプリングクロックＣＫを前ラインメモリ回路
１．比較回路２．全白検出回路３．制御回路６へ出力し
、又、端子１０から現ライン画信号Ｆｉｘの有効区間信
号ＬＥＮＢを前ラインメモリ回路１゜比ｉ咬回路２．全
白検出回路３．制御回路６へ出力するようになっている
３゜ 一方、受信装置に１、前述の送信装置から端子１４を仙
してＪＪｌ、ラインが全白であることを示す前月Ｗ Ｓ
又は現ラインと前ラインが同一画情報であることを示す
同一信号ＳＳを入力し、これを解読する信号解読回路１
７と、送信装置から端子１５を通して現ライン画信号Ｒ
Ｐｉｘを入力し、現ライン画信号ＲＰｌｘのシリアル−
パラレル変換を行なうシフトレジスタ１８と、シリアル
−パラレル変換された現ライン画信号ＲＰｉｘを入力し
、後述する記録素子の各ブロックにおいて全て白信号の
ブロックの検出を行なう全白ブロック検出回路１９，２
０゜２１（なお、第２図では簡単にするため全白ブロッ
ク検出回路を３個のみ記したが、実際はｎ個ある。）と
、シフトレジスタ１８から出力され全白ブロック検出回
路１９，２０．２１を通過した画信号をラッチするラッ
チ回路２２と、制御回路４１に備えられたｎ本の信号線
から入力するとともにランチ回路２２から入力し、分割
記録を行なうだめのＡＮＤ回路２３〜２８（なお、第２
図では簡単にするためＡＮＤ回路を６個のみ記したが、
実際はｅ （ｅ＞ｎ ）個ある。）と、ＡＮＤ回路２３
〜２８に接続し記録素子を駆動するためのドライバー２
９〜３４（なお、第２図では簡単にするためドライバー
を６個のみ記したが、実際は４個ある。）と、端子１３
を介して記録電源に一端を、又、他端をドライバー２９
〜３４に接続した記録素子としての発熱体３５〜４０（
第２図では簡単にするため発熱体を６個のみ記したが実
際は４個ある。）とを備えている。なお本実施例では、
制御回路４１．全白ブロック検出回路１９ 、２０ 。
２１及びラッチ回路２２でブロック記憶手段を構成し、
このブロック記憶手段によって前ライン記録時に全て白
信号であったブロック以外のブロックを記憶するように
している。また、端子１６を介し画信号のサンプリング
クロックＲＣＫがシフトレジスタ１８に入力するように
なっている。
このブロック記憶手段によって前ライン記録時に全て白
信号であったブロック以外のブロックを記憶するように
している。また、端子１６を介し画信号のサンプリング
クロックＲＣＫがシフトレジスタ１８に入力するように
なっている。
以上のように構成された画像装置について、以下、送信
装置、受信装置に分けて説明する。
装置、受信装置に分けて説明する。
まず、送信装置の動作について説明する。
制御回路６から送信装置外部に画信号の要求を行なう信
号ＰＲＥＱが出力され、これに応答して装置外部から画
信号Ｐｉｘ １ライン分及び画信号Ｐｉｘの有効区間を
示す信号ＬＥＮＢがそれぞれ端子８゜端子９を通して画
信号のサンプリングクロックＣＫ同期して転送されてく
る。転送されてきた現ライン画信号Ｐｉｘは、全白検出
回路３．比較回路２゜及び前ラインメモリ回路１に入力
され、前ラインメモリ回路１においては記憶されていた
前ラインの画情報が読み出されて比較回路２に転送され
ると同時に転送されてきた現ラインの画情報が記憶され
る。また、比較回路２においては、前ラインメモリ回路
１から転送されてきた前ラインの画情報と現ラインの画
情報を名画素毎に比較し、１ライン中のすべての画素が
各々同一である場合には、有効区間信号ＬＥＮＢがオフ
になると信号ＥＳが制御回路６に出力される。また、全
白検出回路３においては、現ラインの画情報がすべて白
信号である場合に、有効区間信号ＬＥＮＢがオフになる
と信号ＡＷが制御回路６に出力される。ただし、最初の
１ライン分の画信号が転送されてくる時の初期状態にお
いては、前ラインメモリ回路１には全白の画情報が記憶
されている。
号ＰＲＥＱが出力され、これに応答して装置外部から画
信号Ｐｉｘ １ライン分及び画信号Ｐｉｘの有効区間を
示す信号ＬＥＮＢがそれぞれ端子８゜端子９を通して画
信号のサンプリングクロックＣＫ同期して転送されてく
る。転送されてきた現ライン画信号Ｐｉｘは、全白検出
回路３．比較回路２゜及び前ラインメモリ回路１に入力
され、前ラインメモリ回路１においては記憶されていた
前ラインの画情報が読み出されて比較回路２に転送され
ると同時に転送されてきた現ラインの画情報が記憶され
る。また、比較回路２においては、前ラインメモリ回路
１から転送されてきた前ラインの画情報と現ラインの画
情報を名画素毎に比較し、１ライン中のすべての画素が
各々同一である場合には、有効区間信号ＬＥＮＢがオフ
になると信号ＥＳが制御回路６に出力される。また、全
白検出回路３においては、現ラインの画情報がすべて白
信号である場合に、有効区間信号ＬＥＮＢがオフになる
と信号ＡＷが制御回路６に出力される。ただし、最初の
１ライン分の画信号が転送されてくる時の初期状態にお
いては、前ラインメモリ回路１には全白の画情報が記憶
されている。
制御回路６は、有効区間信号Ｌ ＥＮＢがオフになると
、信号ＥＳ及び信号ＡＷのオン・オフにより次の動作を
行なう。
、信号ＥＳ及び信号ＡＷのオン・オフにより次の動作を
行なう。
（ａ）信号ＡＷのみがオンの場合。
信号Ｒ３Ｔ’Ｗを全白検出回路３へ出力し、全白検出回
路３の出力信号ＡＷをオフする。次に、受信装置の受信
可能状態を示す信号ＲＤＹが回線接続部７から制御回路
６へ出力されている場合には即、又、信号ＲＤＹが出力
されていない場合は出力された後、信号ＳＥＬを回線接
続部７に出力し、信号ＷＳＲをオンして信号ＷＳを発生
させ、全白であることる示す信号ＷＳを端子１２を介し
て受信装置へ出力する。その後、再び信号ＰＲＥＱを装
置外部へ出力し、次の１ライン分の画信号の転送を要求
する。
路３の出力信号ＡＷをオフする。次に、受信装置の受信
可能状態を示す信号ＲＤＹが回線接続部７から制御回路
６へ出力されている場合には即、又、信号ＲＤＹが出力
されていない場合は出力された後、信号ＳＥＬを回線接
続部７に出力し、信号ＷＳＲをオンして信号ＷＳを発生
させ、全白であることる示す信号ＷＳを端子１２を介し
て受信装置へ出力する。その後、再び信号ＰＲＥＱを装
置外部へ出力し、次の１ライン分の画信号の転送を要求
する。
申）信号ＥＳのみがオンの場合。
信号Ｒ３ＴＣを比較回路２へ出力し、比較回路２の出力
信号ＥＳをオフする。次に、回線接続部７から受信装置
の受信可能状態を示す信号ＲＤＹが出力されている場合
には即、又、信号ＲＤＹが出力されていない場合は出力
された後、信号ＳＥＬを回線接続部７に出力し、信号Ｓ
ＳＲをオンして、前ラインの画情報と現ラインの画情報
が同一であることを示す信号ＳＳを回線に出力する。そ
の後、再び、信号ＰＲＥＱを出力し、次の１ライン分の
画信号の転送を要求する。
信号ＥＳをオフする。次に、回線接続部７から受信装置
の受信可能状態を示す信号ＲＤＹが出力されている場合
には即、又、信号ＲＤＹが出力されていない場合は出力
された後、信号ＳＥＬを回線接続部７に出力し、信号Ｓ
ＳＲをオンして、前ラインの画情報と現ラインの画情報
が同一であることを示す信号ＳＳを回線に出力する。そ
の後、再び、信号ＰＲＥＱを出力し、次の１ライン分の
画信号の転送を要求する。
（Ｃ）信号ＡＷ 、信号ＥＳが共にオンの場合。
信号Ｒ３ＴＷ及び信号Ｒ３ＴＣをオンし、全白検出回路
３の出力信号ＡＷ及び比較回路２の出力信号ＥＳをオフ
する。これ以後の処理は、前述の（−）において、信号
Ｒ３ＴＶＶをオンし、全白検出回路３の出力信号ＡＷを
オフした後の処理と同一である。
３の出力信号ＡＷ及び比較回路２の出力信号ＥＳをオフ
する。これ以後の処理は、前述の（−）において、信号
Ｒ３ＴＶＶをオンし、全白検出回路３の出力信号ＡＷを
オフした後の処理と同一である。
（ｄ） 信号ＡＷ 、信号ＥＳが共にオフの場合。
回線接続部７から受信装置の受信可能状態を示す信号Ｒ
ＤＹが出力されている場合には即、又、信号ＲＤＹが出
力されていない場合には出力された後、信号ＳＥＬを回
線接続部７に出力し、前ラインメモリ回路１へ記憶され
ている画情報の読み出しを要求する信号ＭＲＤを出力す
る。これによって前ラインメモリ回路１中に記憶されて
いる画情報が読み出され、読み出された画信号ＰｉｘＭ
が端子１２に出力される。その後、再び信号ＰＲＥＱを
出力し、次の１ライン分の画信号の転送を要求する。
ＤＹが出力されている場合には即、又、信号ＲＤＹが出
力されていない場合には出力された後、信号ＳＥＬを回
線接続部７に出力し、前ラインメモリ回路１へ記憶され
ている画情報の読み出しを要求する信号ＭＲＤを出力す
る。これによって前ラインメモリ回路１中に記憶されて
いる画情報が読み出され、読み出された画信号ＰｉｘＭ
が端子１２に出力される。その後、再び信号ＰＲＥＱを
出力し、次の１ライン分の画信号の転送を要求する。
送信装置では、以上の動作をくり返すことによって、回
線に全白であることを示す信号又は、前ラインと現ライ
ンの画情報が同一であることを示す信号又は、現ライン
の画信号が順次出力されていく。
線に全白であることを示す信号又は、前ラインと現ライ
ンの画情報が同一であることを示す信号又は、現ライン
の画信号が順次出力されていく。
次に受信装置について説明する。
受信装置には、端子１４から現ラインが全白であること
を示す信号又は現ラインと前ラインが同一画情報である
ことを示す信号が入力されるか、あるいは端子１６から
現ラインの画信号と端子１６から画信号のサンプリング
クロックが入力される。
を示す信号又は現ラインと前ラインが同一画情報である
ことを示す信号が入力されるか、あるいは端子１６から
現ラインの画信号と端子１６から画信号のサンプリング
クロックが入力される。
まず、現ラインの画信号ＲＰｔｘと画信号のサンプリン
グクロックＲＣＫが入力された場合には、画信号ＲＰｉ
ｘがシフトレジスタ１８に入力され、画信号がシリアル
−パラレル変換され信号Ｐ１〜Ｐｌ として全白ブロ
ック検出回路１９〜２１に入力される。全白ブロックが
検出された場合は、全白ブロック検出回路１９〜２１か
ら制御回路４１にこの信号Ｗ１３ｘ（１≦Ｉ≦ｎ）が送
出され、制御回路４１内にこの情報が記憶される。全白
ブロック検出回路１９〜２１に入力された画信号Ｐ１〜
Ｐｇは全白ブロック検出回路１９〜２１を通過してラン
チ回路２２側に出力されており、次に制御回路４１から
ラッチ回路に信号ＬＳが出力されて画信号がラッチ回路
２２にラッチされる。そして、ラッチされた画信号がＡ
ＮＤ回路２３〜２８に出力される。なお、この両信号は
、次に信号ＬＳが入力されるまで保持される。そして、
制御回路４１から記録可能信号ＷＥｙ（１≦ｙ≦ｎ）が
順次ＡＮＤ回路２３〜２８に入力されることにより、発
熱体のドライバー２９〜３４が１ブロックずつ１１１次
オンし、発熱体３５〜４０が１ブロツクずつ順次ドライ
ブされ、１ラインの記録がｎ分割して行なわれる。
グクロックＲＣＫが入力された場合には、画信号ＲＰｉ
ｘがシフトレジスタ１８に入力され、画信号がシリアル
−パラレル変換され信号Ｐ１〜Ｐｌ として全白ブロ
ック検出回路１９〜２１に入力される。全白ブロックが
検出された場合は、全白ブロック検出回路１９〜２１か
ら制御回路４１にこの信号Ｗ１３ｘ（１≦Ｉ≦ｎ）が送
出され、制御回路４１内にこの情報が記憶される。全白
ブロック検出回路１９〜２１に入力された画信号Ｐ１〜
Ｐｇは全白ブロック検出回路１９〜２１を通過してラン
チ回路２２側に出力されており、次に制御回路４１から
ラッチ回路に信号ＬＳが出力されて画信号がラッチ回路
２２にラッチされる。そして、ラッチされた画信号がＡ
ＮＤ回路２３〜２８に出力される。なお、この両信号は
、次に信号ＬＳが入力されるまで保持される。そして、
制御回路４１から記録可能信号ＷＥｙ（１≦ｙ≦ｎ）が
順次ＡＮＤ回路２３〜２８に入力されることにより、発
熱体のドライバー２９〜３４が１ブロックずつ１１１次
オンし、発熱体３５〜４０が１ブロツクずつ順次ドライ
ブされ、１ラインの記録がｎ分割して行なわれる。
次に、現ラインと前ラインが同一画情報であることを示
す信号が入力された場合の動作を説明する。この場合、
現ラインと前ラインが同一画報であることを示す信号は
端子１４から信号解読回路１７に入力され、ここで現ラ
インと前ラインが同一画情報であることが解読され、そ
の旨を示す信号Ｓが制御回路４１に入力される。制御回
路４１では信号Ｓが入力されると、前ラインを記録した
時に制御回路４１内に記憶されている情報により、前ラ
インの画信号において黒信号が１ライン中の１ブロツク
のみに集中していたか否かを判定し、１ブロツクのみに
集中していた場合には、そのブロックに対応する記録可
能信号ＷＥｚ（ｚ；１又は、２又は、３又は、・・・・
・・又はｎ）のみがオンされ、当該ブロックのみの記録
を行なう。又、前ラインの画信号の黒信号が１ブロツク
のみに集中していなかった場合には、現ラインの画信号
と画信号のサンプリングクロックが入力された場合と同
様に、記録可能信号ＷＥｙ（１≦ｙ≦ｎ）が順次オンし
て１ラインの記録がｎ分割して行われる。
す信号が入力された場合の動作を説明する。この場合、
現ラインと前ラインが同一画報であることを示す信号は
端子１４から信号解読回路１７に入力され、ここで現ラ
インと前ラインが同一画情報であることが解読され、そ
の旨を示す信号Ｓが制御回路４１に入力される。制御回
路４１では信号Ｓが入力されると、前ラインを記録した
時に制御回路４１内に記憶されている情報により、前ラ
インの画信号において黒信号が１ライン中の１ブロツク
のみに集中していたか否かを判定し、１ブロツクのみに
集中していた場合には、そのブロックに対応する記録可
能信号ＷＥｚ（ｚ；１又は、２又は、３又は、・・・・
・・又はｎ）のみがオンされ、当該ブロックのみの記録
を行なう。又、前ラインの画信号の黒信号が１ブロツク
のみに集中していなかった場合には、現ラインの画信号
と画信号のサンプリングクロックが入力された場合と同
様に、記録可能信号ＷＥｙ（１≦ｙ≦ｎ）が順次オンし
て１ラインの記録がｎ分割して行われる。
次に、現ラインが全白であることを示す信号が入力され
た場合の動作を説明する。
た場合の動作を説明する。
現ラインが全白であることを示す信号は端子１４から信
号解読回路１７に入力され、ここで現ラインが全白であ
ることが解読され、その旨を示す信号Ｗが制御回路４１
に入力される。制御回路４１では信号Ｗが入力されると
、記録可能信号ＷＥ７（１≦ｙ≦ｎ）はオンせず、白ス
キップを行なう。
号解読回路１７に入力され、ここで現ラインが全白であ
ることが解読され、その旨を示す信号Ｗが制御回路４１
に入力される。制御回路４１では信号Ｗが入力されると
、記録可能信号ＷＥ７（１≦ｙ≦ｎ）はオンせず、白ス
キップを行なう。
受信装置においては、以上のように、各入力信号に応じ
た動作をくり返すことによって記録が行われる。
た動作をくり返すことによって記録が行われる。
発明の効果
受信装置による前ライン記録時に、全て白信号のブロッ
ク以外のブロックを受信装置にその都度記憶させておく
とともに、送信装置で現ラインと前ラインとを比較し同
一画情報である場合、その旨の信号を受信装置に送信し
て記録を行なうようにしているので、回路の複雑化を招
くことなく、伝送効率を向上でき、又、記録時間の短縮
を図ることができる。
ク以外のブロックを受信装置にその都度記憶させておく
とともに、送信装置で現ラインと前ラインとを比較し同
一画情報である場合、その旨の信号を受信装置に送信し
て記録を行なうようにしているので、回路の複雑化を招
くことなく、伝送効率を向上でき、又、記録時間の短縮
を図ることができる。
第１図は本発明の一実施例による画情報通信装置の送信
装置の電気回路ブロック図、第２図は同送信装置に対応
する受信装置の電気回路ブロック図である。 １・・・・・・前ラインメモリ回路、２・・・・・・比
較回路、３・・・・・・全白検出回路、４・・・・・・
全白信号発生回路、６・・・・・・同一信号発生回路、
６・・・・・・制御部、７・・・・・・回線接続部、１
７・・・・・・信号解読回路、１９，２０゜２１・・・
・・・全白ブロック検出回路、２２・・・・・・ラッチ
回路、３５〜４ｏ・・・・・・発熱体、４１・・・・・
・制御回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図
装置の電気回路ブロック図、第２図は同送信装置に対応
する受信装置の電気回路ブロック図である。 １・・・・・・前ラインメモリ回路、２・・・・・・比
較回路、３・・・・・・全白検出回路、４・・・・・・
全白信号発生回路、６・・・・・・同一信号発生回路、
６・・・・・・制御部、７・・・・・・回線接続部、１
７・・・・・・信号解読回路、１９，２０゜２１・・・
・・・全白ブロック検出回路、２２・・・・・・ラッチ
回路、３５〜４ｏ・・・・・・発熱体、４１・・・・・
・制御回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図
Claims (2)
- （１）前ラインの画情報をメモリに記憶し、このメモリ
の出力と現ラインの画情報とを入力し両ラインの画情報
を画素毎に比較して前ラインの画情報と現ラインの画情
報とが一致する場合に同一信号を受信装置へ伝送する送
信装置と、１ラインの記録を複数のブロックに分割して
記録する記録手段を用い、前ライン記録時に全て白信号
であったブロック以外のブロックをブロック記憶手段に
記憶させ、前記送信装置からの同一信号を前記ブロック
記憶手段へ入力する受信装置とからなる画情報通信装置
。 - （２）前記送信装置が、現ラインの画情報を入力し、こ
の現ラインが全て白信号であることを検出する全白検出
回路と、全白検出回路の検出結果を示す信号を前記受信
回路に伝送する全白信号発生回路とを有し、かつ、前記
受信装置が、前記全白検出回路の検出結果を示す信号を
受け、この信号に基づいて画情報の記録を制御する信号
を作成する信号解読回路を有したことを特徴とする特許
請求の範囲第１項記載の画情報通信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21543385A JPS6276364A (ja) | 1985-09-27 | 1985-09-27 | 画情報通信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21543385A JPS6276364A (ja) | 1985-09-27 | 1985-09-27 | 画情報通信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6276364A true JPS6276364A (ja) | 1987-04-08 |
Family
ID=16672258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21543385A Pending JPS6276364A (ja) | 1985-09-27 | 1985-09-27 | 画情報通信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6276364A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6467086A (en) * | 1987-08-11 | 1989-03-13 | Apple Computer | Method of compressing information and compression circuit |
| JPH02106761U (ja) * | 1989-02-09 | 1990-08-24 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5442922A (en) * | 1977-09-12 | 1979-04-05 | Oki Electric Ind Co Ltd | Facsimile information compression system |
-
1985
- 1985-09-27 JP JP21543385A patent/JPS6276364A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5442922A (en) * | 1977-09-12 | 1979-04-05 | Oki Electric Ind Co Ltd | Facsimile information compression system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6467086A (en) * | 1987-08-11 | 1989-03-13 | Apple Computer | Method of compressing information and compression circuit |
| JPH02106761U (ja) * | 1989-02-09 | 1990-08-24 |
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