JPS6275746A - 情報処理装置 - Google Patents

情報処理装置

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Publication number
JPS6275746A
JPS6275746A JP21479285A JP21479285A JPS6275746A JP S6275746 A JPS6275746 A JP S6275746A JP 21479285 A JP21479285 A JP 21479285A JP 21479285 A JP21479285 A JP 21479285A JP S6275746 A JPS6275746 A JP S6275746A
Authority
JP
Japan
Prior art keywords
address
bits
word
data
bus
Prior art date
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Pending
Application number
JP21479285A
Other languages
English (en)
Inventor
Hideaki Fujimori
藤森 英明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP21479285A priority Critical patent/JPS6275746A/ja
Publication of JPS6275746A publication Critical patent/JPS6275746A/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、格納手段に対していくつかの単位でデータの
アクセスを行うことができる情報処理装置に関する。
〔従来の技術〕
格納手段に対していくつかの単位でデータのアクセスを
行うことができる計算機システムでは、アクセスする記
憶の最小単位(以下バイトと記す)に対してアドレス付
けが行われており、最小単位の2倍、4倍等からなる単
位(以下、それぞれハーフワード、ワードと記す)に対
しては、その先頭に位置する最小単位のアドレスでアド
レス付けが行われ、そのアドレス値は、それぞれ、2で
割りきれる値、4で割りきれる値としている。
〔発明が解決しようとする問題点〕
上述したデータのアクセス方式では、記憶の最小単位の
2倍、4倍からなるハーフワード、ワードをアクセスす
る場合、格納手段に対して通知するアドレス値の下位ビ
ットがそれぞれ2進で“0”、′OO″となっていなけ
ればならず、もしこれらのビットに“1″が立っていた
ならば、例外処理を引き起こすようになっている。
しかし、上記の00″としなければならない下位ビット
はアドレス値と゛しては冗長なもの、すなわち格納手段
では不必要なものであり、アドレス値以外の用途に利用
しても良いはずである。しかし、もし上記の下位ビット
をアドレス値以外の用途に利用したならば、その下位ビ
ットを含むデ−夕をアドレス値として利用する際、上記
の例外処理を引き起こさないように、マスク処理をソフ
トウェアで行って、下位ビットを“0”あるいは“OO
″としなければならなかった。
〔問題点を解決するための手段〕
本発明の目的は、上述のハーフワード、ワードに対する
アドレス値をもつデータの下位ビットを“0”あるいは
“00”とする必要はなく、この冗長ビットを他の用途
に利用することができ、しかもその場合にソフトウェア
による前記マスク処理を行わないで済む情報処理装置を
提供することにある。
本発明は、格納手段に対していくつかの単位でデータの
アクセスを行うことができる情報処理装置において、ア
クセスするデータの単位がどの単位であるかを認識する
手段と、その認識結果によって、格納手段に対して通知
するアドレス値のうち格納手段では必要としない下位の
値を無視する手段とを含むことを特徴としている。
〔実施例〕 以下に本発明を実施例にしたがって説明する。
第1図は本発明の一実施例を示す図である。■ワードは
4ハイド(32ビツト)とし、中央処理装置(CPU)
101は、格納手段(図示せず)に対していくつかの単
位でデータのアクセスを行うための1ワードのアドレス
値A n = A □を出力する。下位2ビットA、、
AOを除いた上位ビットAn=A2はアドレスバス10
2に出力され、下位ビットA、、Aoはそれぞれアドレ
スバス103.104に出力される。CPUI O1は
、また、現在実行中のバスサイクルがどのサイズである
かを示す信号、すなわち格納手段に対してアクセスすべ
きデータのサイズを示すファンクションコード信号FC
をバス105に出力する。
ファンクションコード信号FCが出力されるバス105
は、ファンクションコード信号FCをデコードして、ア
ドレスバス103,104をクリアするかどうかを決定
するデコーダ(DEC)106に接続され、DEC10
6の出力ライン107.108はそれぞれ論理積回路1
09.110の一方の入力端子に接続され、これら論理
積回路の他方の入力端子にはアドレスバス103,10
4が接続されている。論理積回路109.110の出力
端子はそれぞれ出力ライン111,112を経て格納手
段に接続されている。
ここで、CPUI O1があるアドレス値をもつワード
を用いて、そのワード中のアドレス値がさすワードを格
納手段にアクセスする場合を考える。
CPUI 01はバイトアドレッシングを基本とし、ハ
ーフワードアドレッシング、ワードアドレッシングも可
能とする。このとき、アドレス値をもつワードの下位2
ビツト■は付加情報としてアドレス値以外の目的に使わ
れているとする。アドレス値をもつワードは第2図の構
成からなるとし、ワードアドレッシングのときは第2図
(a)に示すように、ワード201はアドレス値Aと付
加情報ビット■とからなり、アドレス値Aは30ビツト
、付加情報ビットIは2ビツトとし、ハーフワードアド
レッシングのときは第2図(b)に示すように、ワード
202はアドレス値Aと付加情報ビットIとからなり、
アドレス値Aは31ビツト、付加情報ビットIは1ビツ
トとし、バイトアドレッシングのときは第2図(C)に
示すようにワード203はアドレス値Aのみからなり、
アドレス値Aは32ビツトとする。
ワードアドレッシングの場合、すなわちcPUlolが
あるアドレス値Aを持つワードを用いて、そのワード中
のアドレス値がさすワードをアクセスする場合、CPU
I 01では下位2ビツトである付加情報ビット■が“
00”か“ol”か“10”か“11”であるかにかか
わらず、上記ワードの値をアドレスバス102,103
,104に出力する。このときファンクションコード信
号FCには、アクセスするデータのデータサイズがワー
ドであるという信号が出力され企ので、DEC106は
これをデコードして出力ライン107.108の両方に
“0”を出力する。これは論理積回路109,110を
通して、アドレスバスl。
3.104の付加情報ピッ)A、、AOの両方を“0″
にすることに相当し、ワード中のIビットをクリアした
ことと同等の処理を行ったことになる。
同様に、CPUI O1があるアドレス値Aをもつワー
ドを用いて、そのワード中のアドレス値がさすハーフワ
ードをアクセスする場合、すなわちハーフワードアドレ
ンシンクの場合にも、ワード中の下位1ビツトである付
加情報ビットAOが”0”か”1”かにかかわらず、ワ
ードの値をアドレスバス102,103.104に出力
する。ファンクションコード信号FCにはデータサイズ
がハーフワードであるという信号が出力されるので、D
EC106はこれをデコードして、出力ライン107.
108にそれぞれ“1″、“O”を出力する。これは論
理積回路109.110を通して、Aoだけを“0″と
し、A1はCPUI O1から出力された値とすること
に相当し、ワード中のIビットをクリアしたことと同等
の処理を行ったことになる。
CPU101があるアドレス値Aをもつワードを用いて
、そのワードの値がさすバイトをアクセスする場合、す
なわちバイトアドレッシングの場合には、ワード中の値
はすべてアドレス値であり、この値がそのままアドレス
バスに出力されれば良い。このときファンクションコー
ド信号FCには、データサイズがバイトであるという信
号が出力されるので、DEC106はこれをデコードし
て、出力ライン107,108の両方に“1”を出力す
る。したがって、CPUI 01から出力された下位2
ビットA、 、 A、がそのまま格納手段に出力される
このように本実施例によれば、ワードおよびハーフワー
ドのデータをアクセスするときのアドレス値において、
それぞれ下位2ビツト、下位1ビツトの値が“00”、
“O”でなくても、例外処理を起こさず、これらのビッ
トを他の用途に利用しても、ソフトウェアでマスクして
クリアする処理を行わなくて済むことができる。
〔発明の効果〕
以上説明したように本発明は、いくっがの単位でデータ
のアクセスを行うことができる情報処理装置において、
前記装置がアクセスするデータの単位がどの単位である
かを認識し、その認識結果によって、アドレスバスに出
力されるアドレスの値のうち格納手段では必要としない
下位の冗長ビットを無視することにより、アドレス値を
もつワードにおいて、上記冗長ビットを他の用途に使用
することができ、このときに例外処理を起こすことはな
いので、ソフトウェアでマスク処理を行わないで済むこ
とができる。
【図面の簡単な説明】
第1図は本発明の一実施例を示す図、 第2図は第1図の実施例においてアドレス値をもつワー
ドを示す図である。 101  ・・・・中央処理装置 102  ・・・・下位2ビツトを除くアドレスバス 103、104  ・・下位ビットのアドレスバス10
5  ・・・・ファンクションコード信号FCが出力さ
れるハス 106 ・・・・デコーダ 107、108  ・・デコーダの出力ライン109、
110  ・・論理積回路 111.112  ・・出力ライン 201  ・・・・アドレス値A(30ビツト)と付加
情報ビットI  (2ビツト) からなるワード 202  ・・・・アドレス値A(31ビツト)と付加
情報ビットI  (1ビツト) からなるワード 203  ・・・・アドレス値A(32ビツト)からな
るワード

Claims (1)

    【特許請求の範囲】
  1. (1)格納手段に対していくつかの単位でデータのアク
    セスを行うことができる情報処理装置において、アクセ
    スするデータの単位がどの単位であるかを認識する手段
    と、その認識結果によって、格納手段に対して通知する
    アドレス値のうち格納手段では必要としない下位の値を
    無視する手段とを含むことを特徴とする情報処理装置。
JP21479285A 1985-09-30 1985-09-30 情報処理装置 Pending JPS6275746A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP21479285A JPS6275746A (ja) 1985-09-30 1985-09-30 情報処理装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP21479285A JPS6275746A (ja) 1985-09-30 1985-09-30 情報処理装置

Publications (1)

Publication Number Publication Date
JPS6275746A true JPS6275746A (ja) 1987-04-07

Family

ID=16661604

Family Applications (1)

Application Number Title Priority Date Filing Date
JP21479285A Pending JPS6275746A (ja) 1985-09-30 1985-09-30 情報処理装置

Country Status (1)

Country Link
JP (1) JPS6275746A (ja)

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