JPS6275746A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS6275746A JPS6275746A JP21479285A JP21479285A JPS6275746A JP S6275746 A JPS6275746 A JP S6275746A JP 21479285 A JP21479285 A JP 21479285A JP 21479285 A JP21479285 A JP 21479285A JP S6275746 A JPS6275746 A JP S6275746A
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- Japan
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- address
- bits
- word
- data
- bus
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、格納手段に対していくつかの単位でデータの
アクセスを行うことができる情報処理装置に関する。
アクセスを行うことができる情報処理装置に関する。
格納手段に対していくつかの単位でデータのアクセスを
行うことができる計算機システムでは、アクセスする記
憶の最小単位（以下バイトと記す）に対してアドレス付
けが行われており、最小単位の２倍、４倍等からなる単
位（以下、それぞれハーフワード、ワードと記す）に対
しては、その先頭に位置する最小単位のアドレスでアド
レス付けが行われ、そのアドレス値は、それぞれ、２で
割りきれる値、４で割りきれる値としている。
行うことができる計算機システムでは、アクセスする記
憶の最小単位（以下バイトと記す）に対してアドレス付
けが行われており、最小単位の２倍、４倍等からなる単
位（以下、それぞれハーフワード、ワードと記す）に対
しては、その先頭に位置する最小単位のアドレスでアド
レス付けが行われ、そのアドレス値は、それぞれ、２で
割りきれる値、４で割りきれる値としている。
上述したデータのアクセス方式では、記憶の最小単位の
２倍、４倍からなるハーフワード、ワードをアクセスす
る場合、格納手段に対して通知するアドレス値の下位ビ
ットがそれぞれ２進で“０”、′ＯＯ″となっていなけ
ればならず、もしこれらのビットに“１″が立っていた
ならば、例外処理を引き起こすようになっている。
２倍、４倍からなるハーフワード、ワードをアクセスす
る場合、格納手段に対して通知するアドレス値の下位ビ
ットがそれぞれ２進で“０”、′ＯＯ″となっていなけ
ればならず、もしこれらのビットに“１″が立っていた
ならば、例外処理を引き起こすようになっている。
しかし、上記の００″としなければならない下位ビット
はアドレス値と゛しては冗長なもの、すなわち格納手段
では不必要なものであり、アドレス値以外の用途に利用
しても良いはずである。しかし、もし上記の下位ビット
をアドレス値以外の用途に利用したならば、その下位ビ
ットを含むデ−夕をアドレス値として利用する際、上記
の例外処理を引き起こさないように、マスク処理をソフ
トウェアで行って、下位ビットを“０”あるいは“ＯＯ
″としなければならなかった。
はアドレス値と゛しては冗長なもの、すなわち格納手段
では不必要なものであり、アドレス値以外の用途に利用
しても良いはずである。しかし、もし上記の下位ビット
をアドレス値以外の用途に利用したならば、その下位ビ
ットを含むデ−夕をアドレス値として利用する際、上記
の例外処理を引き起こさないように、マスク処理をソフ
トウェアで行って、下位ビットを“０”あるいは“ＯＯ
″としなければならなかった。
本発明の目的は、上述のハーフワード、ワードに対する
アドレス値をもつデータの下位ビットを“０”あるいは
“００”とする必要はなく、この冗長ビットを他の用途
に利用することができ、しかもその場合にソフトウェア
による前記マスク処理を行わないで済む情報処理装置を
提供することにある。
アドレス値をもつデータの下位ビットを“０”あるいは
“００”とする必要はなく、この冗長ビットを他の用途
に利用することができ、しかもその場合にソフトウェア
による前記マスク処理を行わないで済む情報処理装置を
提供することにある。
本発明は、格納手段に対していくつかの単位でデータの
アクセスを行うことができる情報処理装置において、ア
クセスするデータの単位がどの単位であるかを認識する
手段と、その認識結果によって、格納手段に対して通知
するアドレス値のうち格納手段では必要としない下位の
値を無視する手段とを含むことを特徴としている。
アクセスを行うことができる情報処理装置において、ア
クセスするデータの単位がどの単位であるかを認識する
手段と、その認識結果によって、格納手段に対して通知
するアドレス値のうち格納手段では必要としない下位の
値を無視する手段とを含むことを特徴としている。
〔実施例〕
以下に本発明を実施例にしたがって説明する。
第１図は本発明の一実施例を示す図である。■ワードは
４ハイド（３２ビツト）とし、中央処理装置（ＣＰＵ）
１０１は、格納手段（図示せず）に対していくつかの単
位でデータのアクセスを行うための１ワードのアドレス
値Ａ ｎ ＝ Ａ □を出力する。下位２ビットＡ、、
ＡＯを除いた上位ビットＡｎ＝Ａ２はアドレスバス１０
２に出力され、下位ビットＡ、、Ａｏはそれぞれアドレ
スバス１０３．１０４に出力される。ＣＰＵＩ Ｏ１は
、また、現在実行中のバスサイクルがどのサイズである
かを示す信号、すなわち格納手段に対してアクセスすべ
きデータのサイズを示すファンクションコード信号ＦＣ
をバス１０５に出力する。
４ハイド（３２ビツト）とし、中央処理装置（ＣＰＵ）
１０１は、格納手段（図示せず）に対していくつかの単
位でデータのアクセスを行うための１ワードのアドレス
値Ａ ｎ ＝ Ａ □を出力する。下位２ビットＡ、、
ＡＯを除いた上位ビットＡｎ＝Ａ２はアドレスバス１０
２に出力され、下位ビットＡ、、Ａｏはそれぞれアドレ
スバス１０３．１０４に出力される。ＣＰＵＩ Ｏ１は
、また、現在実行中のバスサイクルがどのサイズである
かを示す信号、すなわち格納手段に対してアクセスすべ
きデータのサイズを示すファンクションコード信号ＦＣ
をバス１０５に出力する。
ファンクションコード信号ＦＣが出力されるバス１０５
は、ファンクションコード信号ＦＣをデコードして、ア
ドレスバス１０３，１０４をクリアするかどうかを決定
するデコーダ（ＤＥＣ）１０６に接続され、ＤＥＣ１０
６の出力ライン１０７．１０８はそれぞれ論理積回路１
０９．１１０の一方の入力端子に接続され、これら論理
積回路の他方の入力端子にはアドレスバス１０３，１０
４が接続されている。論理積回路１０９．１１０の出力
端子はそれぞれ出力ライン１１１，１１２を経て格納手
段に接続されている。
は、ファンクションコード信号ＦＣをデコードして、ア
ドレスバス１０３，１０４をクリアするかどうかを決定
するデコーダ（ＤＥＣ）１０６に接続され、ＤＥＣ１０
６の出力ライン１０７．１０８はそれぞれ論理積回路１
０９．１１０の一方の入力端子に接続され、これら論理
積回路の他方の入力端子にはアドレスバス１０３，１０
４が接続されている。論理積回路１０９．１１０の出力
端子はそれぞれ出力ライン１１１，１１２を経て格納手
段に接続されている。
ここで、ＣＰＵＩ Ｏ１があるアドレス値をもつワード
を用いて、そのワード中のアドレス値がさすワードを格
納手段にアクセスする場合を考える。
を用いて、そのワード中のアドレス値がさすワードを格
納手段にアクセスする場合を考える。
ＣＰＵＩ ０１はバイトアドレッシングを基本とし、ハ
ーフワードアドレッシング、ワードアドレッシングも可
能とする。このとき、アドレス値をもつワードの下位２
ビツト■は付加情報としてアドレス値以外の目的に使わ
れているとする。アドレス値をもつワードは第２図の構
成からなるとし、ワードアドレッシングのときは第２図
（ａ）に示すように、ワード２０１はアドレス値Ａと付
加情報ビット■とからなり、アドレス値Ａは３０ビツト
、付加情報ビットＩは２ビツトとし、ハーフワードアド
レッシングのときは第２図（ｂ）に示すように、ワード
２０２はアドレス値Ａと付加情報ビットＩとからなり、
アドレス値Ａは３１ビツト、付加情報ビットＩは１ビツ
トとし、バイトアドレッシングのときは第２図（Ｃ）に
示すようにワード２０３はアドレス値Ａのみからなり、
アドレス値Ａは３２ビツトとする。
ーフワードアドレッシング、ワードアドレッシングも可
能とする。このとき、アドレス値をもつワードの下位２
ビツト■は付加情報としてアドレス値以外の目的に使わ
れているとする。アドレス値をもつワードは第２図の構
成からなるとし、ワードアドレッシングのときは第２図
（ａ）に示すように、ワード２０１はアドレス値Ａと付
加情報ビット■とからなり、アドレス値Ａは３０ビツト
、付加情報ビットＩは２ビツトとし、ハーフワードアド
レッシングのときは第２図（ｂ）に示すように、ワード
２０２はアドレス値Ａと付加情報ビットＩとからなり、
アドレス値Ａは３１ビツト、付加情報ビットＩは１ビツ
トとし、バイトアドレッシングのときは第２図（Ｃ）に
示すようにワード２０３はアドレス値Ａのみからなり、
アドレス値Ａは３２ビツトとする。
ワードアドレッシングの場合、すなわちｃＰＵｌｏｌが
あるアドレス値Ａを持つワードを用いて、そのワード中
のアドレス値がさすワードをアクセスする場合、ＣＰＵ
Ｉ ０１では下位２ビツトである付加情報ビット■が“
００”か“ｏｌ”か“１０”か“１１”であるかにかか
わらず、上記ワードの値をアドレスバス１０２，１０３
，１０４に出力する。このときファンクションコード信
号ＦＣには、アクセスするデータのデータサイズがワー
ドであるという信号が出力され企ので、ＤＥＣ１０６は
これをデコードして出力ライン１０７．１０８の両方に
“０”を出力する。これは論理積回路１０９，１１０を
通して、アドレスバスｌ。
あるアドレス値Ａを持つワードを用いて、そのワード中
のアドレス値がさすワードをアクセスする場合、ＣＰＵ
Ｉ ０１では下位２ビツトである付加情報ビット■が“
００”か“ｏｌ”か“１０”か“１１”であるかにかか
わらず、上記ワードの値をアドレスバス１０２，１０３
，１０４に出力する。このときファンクションコード信
号ＦＣには、アクセスするデータのデータサイズがワー
ドであるという信号が出力され企ので、ＤＥＣ１０６は
これをデコードして出力ライン１０７．１０８の両方に
“０”を出力する。これは論理積回路１０９，１１０を
通して、アドレスバスｌ。
３．１０４の付加情報ピッ）Ａ、、ＡＯの両方を“０″
にすることに相当し、ワード中のＩビットをクリアした
ことと同等の処理を行ったことになる。
にすることに相当し、ワード中のＩビットをクリアした
ことと同等の処理を行ったことになる。
同様に、ＣＰＵＩ Ｏ１があるアドレス値Ａをもつワー
ドを用いて、そのワード中のアドレス値がさすハーフワ
ードをアクセスする場合、すなわちハーフワードアドレ
ンシンクの場合にも、ワード中の下位１ビツトである付
加情報ビットＡＯが”０”か”１”かにかかわらず、ワ
ードの値をアドレスバス１０２，１０３．１０４に出力
する。ファンクションコード信号ＦＣにはデータサイズ
がハーフワードであるという信号が出力されるので、Ｄ
ＥＣ１０６はこれをデコードして、出力ライン１０７．
１０８にそれぞれ“１″、“Ｏ”を出力する。これは論
理積回路１０９．１１０を通して、Ａｏだけを“０″と
し、Ａ１はＣＰＵＩ Ｏ１から出力された値とすること
に相当し、ワード中のＩビットをクリアしたことと同等
の処理を行ったことになる。
ドを用いて、そのワード中のアドレス値がさすハーフワ
ードをアクセスする場合、すなわちハーフワードアドレ
ンシンクの場合にも、ワード中の下位１ビツトである付
加情報ビットＡＯが”０”か”１”かにかかわらず、ワ
ードの値をアドレスバス１０２，１０３．１０４に出力
する。ファンクションコード信号ＦＣにはデータサイズ
がハーフワードであるという信号が出力されるので、Ｄ
ＥＣ１０６はこれをデコードして、出力ライン１０７．
１０８にそれぞれ“１″、“Ｏ”を出力する。これは論
理積回路１０９．１１０を通して、Ａｏだけを“０″と
し、Ａ１はＣＰＵＩ Ｏ１から出力された値とすること
に相当し、ワード中のＩビットをクリアしたことと同等
の処理を行ったことになる。
ＣＰＵ１０１があるアドレス値Ａをもつワードを用いて
、そのワードの値がさすバイトをアクセスする場合、す
なわちバイトアドレッシングの場合には、ワード中の値
はすべてアドレス値であり、この値がそのままアドレス
バスに出力されれば良い。このときファンクションコー
ド信号ＦＣには、データサイズがバイトであるという信
号が出力されるので、ＤＥＣ１０６はこれをデコードし
て、出力ライン１０７，１０８の両方に“１”を出力す
る。したがって、ＣＰＵＩ ０１から出力された下位２
ビットＡ、 、 Ａ、がそのまま格納手段に出力される
。
、そのワードの値がさすバイトをアクセスする場合、す
なわちバイトアドレッシングの場合には、ワード中の値
はすべてアドレス値であり、この値がそのままアドレス
バスに出力されれば良い。このときファンクションコー
ド信号ＦＣには、データサイズがバイトであるという信
号が出力されるので、ＤＥＣ１０６はこれをデコードし
て、出力ライン１０７，１０８の両方に“１”を出力す
る。したがって、ＣＰＵＩ ０１から出力された下位２
ビットＡ、 、 Ａ、がそのまま格納手段に出力される
。
このように本実施例によれば、ワードおよびハーフワー
ドのデータをアクセスするときのアドレス値において、
それぞれ下位２ビツト、下位１ビツトの値が“００”、
“Ｏ”でなくても、例外処理を起こさず、これらのビッ
トを他の用途に利用しても、ソフトウェアでマスクして
クリアする処理を行わなくて済むことができる。
ドのデータをアクセスするときのアドレス値において、
それぞれ下位２ビツト、下位１ビツトの値が“００”、
“Ｏ”でなくても、例外処理を起こさず、これらのビッ
トを他の用途に利用しても、ソフトウェアでマスクして
クリアする処理を行わなくて済むことができる。
以上説明したように本発明は、いくっがの単位でデータ
のアクセスを行うことができる情報処理装置において、
前記装置がアクセスするデータの単位がどの単位である
かを認識し、その認識結果によって、アドレスバスに出
力されるアドレスの値のうち格納手段では必要としない
下位の冗長ビットを無視することにより、アドレス値を
もつワードにおいて、上記冗長ビットを他の用途に使用
することができ、このときに例外処理を起こすことはな
いので、ソフトウェアでマスク処理を行わないで済むこ
とができる。
のアクセスを行うことができる情報処理装置において、
前記装置がアクセスするデータの単位がどの単位である
かを認識し、その認識結果によって、アドレスバスに出
力されるアドレスの値のうち格納手段では必要としない
下位の冗長ビットを無視することにより、アドレス値を
もつワードにおいて、上記冗長ビットを他の用途に使用
することができ、このときに例外処理を起こすことはな
いので、ソフトウェアでマスク処理を行わないで済むこ
とができる。
第１図は本発明の一実施例を示す図、
第２図は第１図の実施例においてアドレス値をもつワー
ドを示す図である。 １０１ ・・・・中央処理装置 １０２ ・・・・下位２ビツトを除くアドレスバス １０３、１０４ ・・下位ビットのアドレスバス１０
５ ・・・・ファンクションコード信号ＦＣが出力さ
れるハス １０６ ・・・・デコーダ １０７、１０８ ・・デコーダの出力ライン１０９、
１１０ ・・論理積回路 １１１．１１２ ・・出力ライン ２０１ ・・・・アドレス値Ａ（３０ビツト）と付加
情報ビットＩ （２ビツト） からなるワード ２０２ ・・・・アドレス値Ａ（３１ビツト）と付加
情報ビットＩ （１ビツト） からなるワード ２０３ ・・・・アドレス値Ａ（３２ビツト）からな
るワード
ドを示す図である。 １０１ ・・・・中央処理装置 １０２ ・・・・下位２ビツトを除くアドレスバス １０３、１０４ ・・下位ビットのアドレスバス１０
５ ・・・・ファンクションコード信号ＦＣが出力さ
れるハス １０６ ・・・・デコーダ １０７、１０８ ・・デコーダの出力ライン１０９、
１１０ ・・論理積回路 １１１．１１２ ・・出力ライン ２０１ ・・・・アドレス値Ａ（３０ビツト）と付加
情報ビットＩ （２ビツト） からなるワード ２０２ ・・・・アドレス値Ａ（３１ビツト）と付加
情報ビットＩ （１ビツト） からなるワード ２０３ ・・・・アドレス値Ａ（３２ビツト）からな
るワード
Claims (1)
- （１）格納手段に対していくつかの単位でデータのアク
セスを行うことができる情報処理装置において、アクセ
スするデータの単位がどの単位であるかを認識する手段
と、その認識結果によって、格納手段に対して通知する
アドレス値のうち格納手段では必要としない下位の値を
無視する手段とを含むことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21479285A JPS6275746A (ja) | 1985-09-30 | 1985-09-30 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21479285A JPS6275746A (ja) | 1985-09-30 | 1985-09-30 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6275746A true JPS6275746A (ja) | 1987-04-07 |
Family
ID=16661604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21479285A Pending JPS6275746A (ja) | 1985-09-30 | 1985-09-30 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6275746A (ja) |
-
1985
- 1985-09-30 JP JP21479285A patent/JPS6275746A/ja active Pending
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