JPS6271309A - 定電流回路 - Google Patents
定電流回路Info
- Publication number
- JPS6271309A JPS6271309A JP60210864A JP21086485A JPS6271309A JP S6271309 A JPS6271309 A JP S6271309A JP 60210864 A JP60210864 A JP 60210864A JP 21086485 A JP21086485 A JP 21086485A JP S6271309 A JPS6271309 A JP S6271309A
- Authority
- JP
- Japan
- Prior art keywords
- current
- circuit
- constant current
- collector
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
定電流出力端子側にｐｎｐトランジスタのＣ−Ｂショー
トのダイオードを用いた定電流回路であって、逆方向耐
圧、飽和電圧を改善すると共に、寄生ｓｕｂ ｐ ｎ
ｐ トランジスタにより生じる電流誤差をゼロにするた
め電流源との間にｐｎｐ トランジスタを追加する。
トのダイオードを用いた定電流回路であって、逆方向耐
圧、飽和電圧を改善すると共に、寄生ｓｕｂ ｐ ｎ
ｐ トランジスタにより生じる電流誤差をゼロにするた
め電流源との間にｐｎｐ トランジスタを追加する。
本発明は外部バイアスの印加に応じて、該バイアス印加
端子に定電流を流す回路に係り、特に）＜イポーラトラ
ンジスタで構成される半導体集積回路に関する。
端子に定電流を流す回路に係り、特に）＜イポーラトラ
ンジスタで構成される半導体集積回路に関する。
第３図に従来の定電流回路を表している。この回路は電
流出力端子Ａ、Ｂにつながる回路Ｌ１、Ｌ２・・−のど
れか一つに定電流を供給する回路であり、端子Ａ、Ｂ等
にかける電圧バイアスを制御することにより、ハイレベ
ル“Ｈｏになった端子のみに電流を流すようになってい
る。第３図において、端子Ａにはコレクターベース（以
下Ｃ−Ｂ）短絡のｎｐｎｌ−ランジスタＱｌａ及びＱ、
ｂの直列回路が接続し、端子ＢにはＣ−Ｂ短絡のｎｐｎ
トランジスタＱ ２ ａ及び、Ｑ２ｂの直列回路が接続
している。そして、それぞれの直列回路はカレントミラ
ーの一方のトランジスタＱ３のコレクタに接続しており
、カレントミラーを構成する他方のトランジスタＱ４に
は定電流源。′１が接続している。
流出力端子Ａ、Ｂにつながる回路Ｌ１、Ｌ２・・−のど
れか一つに定電流を供給する回路であり、端子Ａ、Ｂ等
にかける電圧バイアスを制御することにより、ハイレベ
ル“Ｈｏになった端子のみに電流を流すようになってい
る。第３図において、端子Ａにはコレクターベース（以
下Ｃ−Ｂ）短絡のｎｐｎｌ−ランジスタＱｌａ及びＱ、
ｂの直列回路が接続し、端子ＢにはＣ−Ｂ短絡のｎｐｎ
トランジスタＱ ２ ａ及び、Ｑ２ｂの直列回路が接続
している。そして、それぞれの直列回路はカレントミラ
ーの一方のトランジスタＱ３のコレクタに接続しており
、カレントミラーを構成する他方のトランジスタＱ４に
は定電流源。′１が接続している。
そして、例えば外部のトランジスタＴ２、ＴＩ−のベー
スのどれか一つに信号を与え、それにより端子Ａ 、Ｂ
・−の一つが“１１”になり、他はローレベル“Ｌ”と
なるようになっており、′Ｈ″になった端子にだけ定電
流（定電流源Ｊ１で設定される）が流れ、′Ｌ″の端子
には電流が流れないように電流切換が行なわれる。
スのどれか一つに信号を与え、それにより端子Ａ 、Ｂ
・−の一つが“１１”になり、他はローレベル“Ｌ”と
なるようになっており、′Ｈ″になった端子にだけ定電
流（定電流源Ｊ１で設定される）が流れ、′Ｌ″の端子
には電流が流れないように電流切換が行なわれる。
しかし、第３図のように複数の出力があるとそれぞれの
端子間に電位差が生じ、例えば、Ａ端子の電位が高く、
Ｂ端子の電位が低い場合、トランジスタＱ３のコレクタ
ノードＮの電位は略端子Ａの電位になり、ノードＮと端
子Ｂ間に逆バイアスがかかる。ところで、集積回路のｎ
ｐｎｌ−ランジ久夕のＣ−Ｂショートのダイオードは逆
耐圧が５Ｖ〜８ｖ位と低いため、Ａ、Ｂ間の電位差が大
きい時は、ブレークダウンして逆方向に電流が流れると
いう欠点が生じる。この耐圧不足の対策の一つに、第３
図のようにｎｐｎｌ−ランジスタのＣ−Ｂショートのダ
イオードを２段丘列に接続する方法がある。しかし、必
要な耐圧に応じ、３段、４段と接続した場合、飽和電圧
が高くなり、Ａ点。
端子間に電位差が生じ、例えば、Ａ端子の電位が高く、
Ｂ端子の電位が低い場合、トランジスタＱ３のコレクタ
ノードＮの電位は略端子Ａの電位になり、ノードＮと端
子Ｂ間に逆バイアスがかかる。ところで、集積回路のｎ
ｐｎｌ−ランジ久夕のＣ−Ｂショートのダイオードは逆
耐圧が５Ｖ〜８ｖ位と低いため、Ａ、Ｂ間の電位差が大
きい時は、ブレークダウンして逆方向に電流が流れると
いう欠点が生じる。この耐圧不足の対策の一つに、第３
図のようにｎｐｎｌ−ランジスタのＣ−Ｂショートのダ
イオードを２段丘列に接続する方法がある。しかし、必
要な耐圧に応じ、３段、４段と接続した場合、飽和電圧
が高くなり、Ａ点。
Ｂ点の制御電圧が制限されるという欠点が生じるそこで
、これらを改善するため第４図のごとくｐｎｐトランジ
スタＱ１、Ｑ２のＣ−Ｂショートダイオードを用いるこ
とが考えられる。第４図において、端子Ａ、Ｂにｐｎｐ
トランジスタＱ１、Ｑ２のＣ−Ｂショートダイオードが
接続し、その接続ノードをカレントミラーのトランジス
タＱ３のコレクタに接続してい他は第３図と同様である
。Ｃ−Ｂショートのｐｎｐトランジスタはｎｐｎトラン
ジスタに比べて耐圧が高くとれ、プロセスにもよるが３
０〜４０Ｖ程度が簡単にえられる。
、これらを改善するため第４図のごとくｐｎｐトランジ
スタＱ１、Ｑ２のＣ−Ｂショートダイオードを用いるこ
とが考えられる。第４図において、端子Ａ、Ｂにｐｎｐ
トランジスタＱ１、Ｑ２のＣ−Ｂショートダイオードが
接続し、その接続ノードをカレントミラーのトランジス
タＱ３のコレクタに接続してい他は第３図と同様である
。Ｃ−Ｂショートのｐｎｐトランジスタはｎｐｎトラン
ジスタに比べて耐圧が高くとれ、プロセスにもよるが３
０〜４０Ｖ程度が簡単にえられる。
上記、第４図のように、Ｃ−Ｂショートのｐｎｐトラン
ジスタを用いた場合、電流出力端子Ａ。
ジスタを用いた場合、電流出力端子Ａ。
Ｂ間の電位差によるブレークダウンのおそれはなくなる
が、ラテラルトランジスタの寄生ｓｕｂ ｐ ｎｐトラ
ンジスタによるｌ５Ｑ１、ｌ５Ｑ２という寄生電流が流
れ、その結果定電流の設定精度が悪くなトランジスタの
断面要部を示してあり、通常のように、ｐ型基［５１に
埋め込み層５２、ｎ−エピタキシャル成長層５３、分離
拡散層５４−、 ｐエミッタ拡散層５５、Ｐコレクタ拡
散層５６が形成され、コレクターエミッタ間がラテラル
のｎベース５７になっている。エミッタ５５から注入さ
れたホールは横方向に流れ、コレクタ５６に向かうが、
その一部はエミッタ５５のｐ層、ｎ−エピタキシャル成
長層５３及び分離拡散層５４又は基板のｐ層により形成
される寄生ｓｕｂ ｐｎｐ トランジスタにより実際に
は分離拡散層５４または基板５１側に逃げる。第４図で
はこれをまとめてＩｓΩ１、ｌ５Ｑ２と示している。
が、ラテラルトランジスタの寄生ｓｕｂ ｐ ｎｐトラ
ンジスタによるｌ５Ｑ１、ｌ５Ｑ２という寄生電流が流
れ、その結果定電流の設定精度が悪くなトランジスタの
断面要部を示してあり、通常のように、ｐ型基［５１に
埋め込み層５２、ｎ−エピタキシャル成長層５３、分離
拡散層５４−、 ｐエミッタ拡散層５５、Ｐコレクタ拡
散層５６が形成され、コレクターエミッタ間がラテラル
のｎベース５７になっている。エミッタ５５から注入さ
れたホールは横方向に流れ、コレクタ５６に向かうが、
その一部はエミッタ５５のｐ層、ｎ−エピタキシャル成
長層５３及び分離拡散層５４又は基板のｐ層により形成
される寄生ｓｕｂ ｐｎｐ トランジスタにより実際に
は分離拡散層５４または基板５１側に逃げる。第４図で
はこれをまとめてＩｓΩ１、ｌ５Ｑ２と示している。
従来、この寄生的電流のためその分だけ定電流の電流設
定精度が悪くなるため、前記ブレークダウンの問題にも
かかわらず、むしろ第３図の回路が用いられていた。
定精度が悪くなるため、前記ブレークダウンの問題にも
かかわらず、むしろ第３図の回路が用いられていた。
本発明はこの、寄生的電流による電流の設定精度の悪化
の問題を解決し、且つ、電流端子間のバイアスによりｐ
ｎｐトランジスタのブレークダウンのおそれがない定電
流回路を提供しようとするものである。
の問題を解決し、且つ、電流端子間のバイアスによりｐ
ｎｐトランジスタのブレークダウンのおそれがない定電
流回路を提供しようとするものである。
本発明は電流出力端子にｐｎｐトランジスタのコレクタ
ーベースショートのダイオードの第１端子を接続し、そ
の第２端子を定電流供給回路の出力端子に接続し、該電
流出力端子に外部回路から加える電位に応じて、該電流
出力端子に定電流を流す回路において、 他のｐｎｐｌ−ランジスタのコレクターベースショート
のダイオードを該定電流供給回路と定電流源との間に挿
入したことを特徴とする定電流回路を提供する。
ーベースショートのダイオードの第１端子を接続し、そ
の第２端子を定電流供給回路の出力端子に接続し、該電
流出力端子に外部回路から加える電位に応じて、該電流
出力端子に定電流を流す回路において、 他のｐｎｐｌ−ランジスタのコレクターベースショート
のダイオードを該定電流供給回路と定電流源との間に挿
入したことを特徴とする定電流回路を提供する。
例えば、先の第４図の回路への通用では、電流切換用の
ｐｎｐトランジスタ（Ｑｌ 、Ｑ２等）のＣ−Ｂショー
トのダイオードを用いた定電流回路により、逆方向耐圧
、飽和電圧を改善すると共に、前記寄生ｓｕｂ ｐ ｎ
ｐ トランジスタによるｌ５Ｑ１、ｒｓＱ２の電流誤
差をゼロにするためカレントミラーとその電流源との間
にｐｎｐ トランジスタを追加するものである。
ｐｎｐトランジスタ（Ｑｌ 、Ｑ２等）のＣ−Ｂショー
トのダイオードを用いた定電流回路により、逆方向耐圧
、飽和電圧を改善すると共に、前記寄生ｓｕｂ ｐ ｎ
ｐ トランジスタによるｌ５Ｑ１、ｒｓＱ２の電流誤
差をゼロにするためカレントミラーとその電流源との間
にｐｎｐ トランジスタを追加するものである。
集積回路では、トランジスタの相対バラツキが小さく、
また、それぞれの寄生ｓｕｂ ｐ ｎ ｐの前記寄生的
電流【Ｓ成分はそのエミッタ電流により略一定であるた
め、上記発明構成により電流設定誤差を相殺することが
できる。
また、それぞれの寄生ｓｕｂ ｐ ｎ ｐの前記寄生的
電流【Ｓ成分はそのエミッタ電流により略一定であるた
め、上記発明構成により電流設定誤差を相殺することが
できる。
第１図に本発明の実施例の回路を表している。
Ｑｌ 、Ｑ２はｐｎｐラテラルトランジスタでありその
エミッタがそれぞれ端子Ａ、Ｂに接続し、コレクターベ
ースを短絡した端子はそれぞれカレントミラーのｎｐｎ
トランジスタＱ３のコレクタに接続し、さらにカレン
トミラーのｎｐｎ トランジスタＱ４のコレクタ側と定
電流源Ｊ１との間にｐｎｐラテラルトランジスタＱ５が
挿入されている。
エミッタがそれぞれ端子Ａ、Ｂに接続し、コレクターベ
ースを短絡した端子はそれぞれカレントミラーのｎｐｎ
トランジスタＱ３のコレクタに接続し、さらにカレン
トミラーのｎｐｎ トランジスタＱ４のコレクタ側と定
電流源Ｊ１との間にｐｎｐラテラルトランジスタＱ５が
挿入されている。
いまＡ ｓ子に電流が流れる場合の出力電流ＩＡを計算
すると次のようになる。
すると次のようになる。
Ｑ４のコレクタ電流は、
Ｉｃ［Ｊ４ ＝ （Ｊｌ −ｌ５Ｑ５） （ＩＢＱ
４ ＋ＩＢＱ３）ここでＩ ｓＱ５はＱ５の寄生ｓｕｂ
ｐ ｎ ｐに流れる電流であり、Ｉ Ｂ１０ ＋ ｒ
ＢＯ２はＱ４ 、Ｑ３のベース電流による誤差分であ
る。
４ ＋ＩＢＱ３）ここでＩ ｓＱ５はＱ５の寄生ｓｕｂ
ｐ ｎ ｐに流れる電流であり、Ｉ Ｂ１０ ＋ ｒ
ＢＯ２はＱ４ 、Ｑ３のベース電流による誤差分であ
る。
また、カレントミラーのトランジスタＱ３のコレクタ電
流ｒ ｃＱ３ ＝ Ｉ ｃＱ４である。
流ｒ ｃＱ３ ＝ Ｉ ｃＱ４である。
従って、電流出力端子への出力電流、
Ｉ Ａ ＝ Ｉ ｃＱ３− Ｔ ｓＱｌ ＝ Ｉ ｃＱ
４−１５Ｑ１＝（Ｊｌ−１ｓＱ５） １８口４
− Ｉ ＢＯ２＋ Ｉ ＳＱＬここで、Ｉ
ｓＱ５ ＃Ｉ ｓＱｌであるから、■ 八 ＝ Ｊ
１ − Ｉ Ｂ１０ − Ｉ ＢＱ３以上の
ように、従来の寄生ｓｕｂ ｐ ｎ ｐによる誤差電流
Ｉ ＳＱＩを除去でき、電流設定精度を向上できる。
４−１５Ｑ１＝（Ｊｌ−１ｓＱ５） １８口４
− Ｉ ＢＯ２＋ Ｉ ＳＱＬここで、Ｉ
ｓＱ５ ＃Ｉ ｓＱｌであるから、■ 八 ＝ Ｊ
１ − Ｉ Ｂ１０ − Ｉ ＢＱ３以上の
ように、従来の寄生ｓｕｂ ｐ ｎ ｐによる誤差電流
Ｉ ＳＱＩを除去でき、電流設定精度を向上できる。
なお、カレントミラーのベース電流による誤差分ｊ Ｂ
１０ ＋ Ｉ ＢＯ２があるが一般に十分小さい。しか
しながら、さらに電流精度を向上するにはこのベース電
流による誤差をなくさなければならない。第２図にその
ベース電流による誤差分を消去する回路例を表している
。
１０ ＋ Ｉ ＢＯ２があるが一般に十分小さい。しか
しながら、さらに電流精度を向上するにはこのベース電
流による誤差をなくさなければならない。第２図にその
ベース電流による誤差分を消去する回路例を表している
。
第１図と同一部分には同一符号で指示している。本実施
例はカレントミラーにｎｐｎ ）ランジスクＱ６を付加
した点に特徴がある。ｎｐｎ トランジスタＱ６は、Ｑ
４のコレクタにそのベースを接続し、コレクタを高位の
電源Ｖｃｃに接続し、エミッタをＱ３、Ｑ４のベースに
接続している。従って、Ｑ３、Ｑ４のベース抵抗Ｒが十
分大きいとするとベース電流Ｉ Ｂ１０ ＋ ｒ ＢＯ
２の誤差はＱ６のｈｆｅ分の１に減少することになる。
例はカレントミラーにｎｐｎ ）ランジスクＱ６を付加
した点に特徴がある。ｎｐｎ トランジスタＱ６は、Ｑ
４のコレクタにそのベースを接続し、コレクタを高位の
電源Ｖｃｃに接続し、エミッタをＱ３、Ｑ４のベースに
接続している。従って、Ｑ３、Ｑ４のベース抵抗Ｒが十
分大きいとするとベース電流Ｉ Ｂ１０ ＋ ｒ ＢＯ
２の誤差はＱ６のｈｆｅ分の１に減少することになる。
なお、以上の実施例は複数の電流出力端子を有する場合
で説明したが、出力は１本（Ａ端子のみ）でもよい。そ
の場合、端子Ａの電位が外部の回路で負に向かうとき電
流が切れる回路を構成する。従来例だと端子Ａの電位は
ｎｐｎトランジスタＱ３のコレクタに接触するが、集積
回路ではｎｐｎトランジスタの形成に際して基板との間
にｐ−ｎ接合が形成されＧＮＤとの間にダイオードがで
きる。そのため、端子Ａの電位が負の期間望ましくない
逆方向電流が流れることになる。これに対して、本発明
に係る回路ではｐｎｐトランジスタはＧＮＤ （基板電
位）との間にダイオードが形成されないため本来不要な
逆方向電流が流れることがない。
で説明したが、出力は１本（Ａ端子のみ）でもよい。そ
の場合、端子Ａの電位が外部の回路で負に向かうとき電
流が切れる回路を構成する。従来例だと端子Ａの電位は
ｎｐｎトランジスタＱ３のコレクタに接触するが、集積
回路ではｎｐｎトランジスタの形成に際して基板との間
にｐ−ｎ接合が形成されＧＮＤとの間にダイオードがで
きる。そのため、端子Ａの電位が負の期間望ましくない
逆方向電流が流れることになる。これに対して、本発明
に係る回路ではｐｎｐトランジスタはＧＮＤ （基板電
位）との間にダイオードが形成されないため本来不要な
逆方向電流が流れることがない。
以上本発明について実施例を示したが、本発明はこれに
かぎらず特許請求の範囲を逸脱しない範囲内で種々変更
可能である。
かぎらず特許請求の範囲を逸脱しない範囲内で種々変更
可能である。
以上のように、本発明の定電流回路によれば、定電流回
路の逆方向電流の阻止を図ると共に、寄Ａｌ５ｕｂ ｐ
ｎ ｐ トランジスタによる寄生的電流に基づく設定
電流誤差をなくすことができ、定電流設定ネｎ度を向上
させることが可能になる。
路の逆方向電流の阻止を図ると共に、寄Ａｌ５ｕｂ ｐ
ｎ ｐ トランジスタによる寄生的電流に基づく設定
電流誤差をなくすことができ、定電流設定ネｎ度を向上
させることが可能になる。
第１図は本発明の第１の実施例の回路図、第２図は本発
明の第２の実施例の回路図、第３図は従来例の回路図、
第４図は他の従来例の回路図、第５図はラテラルバイポ
ーラトランジスタの要部断面図である。 主な符号 Ａ、Ｂ：（電流出力）端子 Ｑｌ 、Ｑ２ 、 Ｑ５ ： ｐｎｐ トランジスタ
Ｑ３．Ｑ４：（カレントミラーを構成するｎｐｎトラン
ジスタ ５；１：定電流源 Ｑ６：ｎｐｎトランジスタ
明の第２の実施例の回路図、第３図は従来例の回路図、
第４図は他の従来例の回路図、第５図はラテラルバイポ
ーラトランジスタの要部断面図である。 主な符号 Ａ、Ｂ：（電流出力）端子 Ｑｌ 、Ｑ２ 、 Ｑ５ ： ｐｎｐ トランジスタ
Ｑ３．Ｑ４：（カレントミラーを構成するｎｐｎトラン
ジスタ ５；１：定電流源 Ｑ６：ｎｐｎトランジスタ
Claims (1)
- 【特許請求の範囲】 電流出力端子にｐｎｐトランジスタのコレクタ―ベース
ショートのダイオードの第１端子を接続し、その第２端
子を定電流供給回路の出力端子に接続し、該電流出力端
子に外部回路から加える電位に応じて、該電流出力端子
に定電流を流す回路において、 他のｐｎｐトランジスタのコレクタ―ベースショートの
ダイオードを該定電流供給回路と定電流源との間に挿入
したことを特徴とする定電流回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60210864A JPS6271309A (ja) | 1985-09-24 | 1985-09-24 | 定電流回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60210864A JPS6271309A (ja) | 1985-09-24 | 1985-09-24 | 定電流回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6271309A true JPS6271309A (ja) | 1987-04-02 |
| JPH0331282B2 JPH0331282B2 (ja) | 1991-05-02 |
Family
ID=16596363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60210864A Granted JPS6271309A (ja) | 1985-09-24 | 1985-09-24 | 定電流回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6271309A (ja) |
-
1985
- 1985-09-24 JP JP60210864A patent/JPS6271309A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0331282B2 (ja) | 1991-05-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4659979A (en) | High voltage current source circuit and method | |
| JPH0121703B2 (ja) | ||
| EP1181773B1 (en) | Overvoltage protection | |
| EP0091119B1 (en) | Monolithic semiconductor integrated a.c. switch circuit | |
| JPS6271309A (ja) | 定電流回路 | |
| EP0630523B1 (en) | Circuit construction for controlling saturation of a transistor | |
| KR19980023935A (ko) | 반도체 집적회로 | |
| JP2560010B2 (ja) | 積層ｐｎｐトランジスタ−の反飽和回路 | |
| JPH04323863A (ja) | 半導体装置 | |
| JPH0124377B2 (ja) | ||
| JP2558201Y2 (ja) | 過電圧保護回路 | |
| JP2633831B2 (ja) | バイポーラ型半導体集積回路 | |
| JP3604995B2 (ja) | バンドギャップ回路を内蔵する半導体集積回路 | |
| JP2000286344A (ja) | カレントミラー回路及び該回路を用いた発光素子の駆動回路 | |
| JP3370946B2 (ja) | 半導体回路 | |
| JPH07235601A (ja) | バイポーラ半導体集積回路 | |
| KR100317610B1 (ko) | 반도체소자 | |
| JPS5848957A (ja) | 半導体出力回路 | |
| JP3315310B2 (ja) | 半導体装置 | |
| JPH03108726A (ja) | 過電流制限型半導体装置 | |
| JPS62260366A (ja) | 半導体装置 | |
| JPS628565A (ja) | 半導体装置 | |
| JPS59183527A (ja) | トランジスタのベ−ス駆動回路 | |
| JPH01189952A (ja) | 半導体集積回路装置 | |
| JPH08111523A (ja) | 電力用半導体装置 |