JPS626732Y2 - - Google Patents
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- Publication number
- JPS626732Y2 JPS626732Y2 JP7242081U JP7242081U JPS626732Y2 JP S626732 Y2 JPS626732 Y2 JP S626732Y2 JP 7242081 U JP7242081 U JP 7242081U JP 7242081 U JP7242081 U JP 7242081U JP S626732 Y2 JPS626732 Y2 JP S626732Y2
- Authority
- JP
- Japan
- Prior art keywords
- turned
- capacitor
- transistor
- potential
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000003990 capacitor Substances 0.000 claims description 31
- 238000010586 diagram Methods 0.000 description 2
- 101000590575 Takifugu rubripes Putative protein 2 Proteins 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Description
【考案の詳細な説明】
この考案は、低周期のパルス信号を計数し、一
定の条件に達した場合に、一定時間タイマ動作を
行うようにしたタイマ回路に関する。
定の条件に達した場合に、一定時間タイマ動作を
行うようにしたタイマ回路に関する。
従来、この種のタイマ回路はC−MOSなどの
カウンタを用い、その出力によりCRタイマなど
を動作させて実現するようにしているが、このよ
うなタイマ回路によれば、回路構成が非常に複雑
になり、また、高圧サージなどに対して信頼性が
低いなどの欠点があつた。
カウンタを用い、その出力によりCRタイマなど
を動作させて実現するようにしているが、このよ
うなタイマ回路によれば、回路構成が非常に複雑
になり、また、高圧サージなどに対して信頼性が
低いなどの欠点があつた。
この考案は、上記の点にかんがみなされたもの
で、簡単な回路構成で高圧サージなどに対して信
頼性の高いタイマ回路を提供することを目的とす
る。
で、簡単な回路構成で高圧サージなどに対して信
頼性の高いタイマ回路を提供することを目的とす
る。
以下、この考案のタイマ回路の実施例について
図面に基づき説明する。図はその一実施例の構成
を示す回路図である。この図における1はVDDの
電圧が印加される電源端子、2はアース端子であ
る。この電源端子1とアース端子2間に抵抗3と
スイツチ4が直列に接続されている。
図面に基づき説明する。図はその一実施例の構成
を示す回路図である。この図における1はVDDの
電圧が印加される電源端子、2はアース端子であ
る。この電源端子1とアース端子2間に抵抗3と
スイツチ4が直列に接続されている。
スイツチ4に並列にコンデンサ5と抵抗6およ
びダイオード7との直列回路が接続されている。
抵抗6とダイオード7との直列回路に並列にダイ
オード8とコンデンサ9との直列回路が接続され
ている。コンデンサ9に並列に抵抗10とPUT
11の直列回路が接続されている。
びダイオード7との直列回路が接続されている。
抵抗6とダイオード7との直列回路に並列にダイ
オード8とコンデンサ9との直列回路が接続され
ている。コンデンサ9に並列に抵抗10とPUT
11の直列回路が接続されている。
また、上記電源端子1とアース端子2間は、抵
抗12〜14が直列に接続されており、抵抗12
と13との接続点はPUT11のゲートに接続さ
れている。抵抗13と抵抗14との接続点はトラ
ンジスタ15のベースに接続されている。トラン
ジスタ15のエミツタはアース端子2に接続さ
れ、コレクタは抵抗17と18を直列に介して電
源端子1に接続されている。
抗12〜14が直列に接続されており、抵抗12
と13との接続点はPUT11のゲートに接続さ
れている。抵抗13と抵抗14との接続点はトラ
ンジスタ15のベースに接続されている。トラン
ジスタ15のエミツタはアース端子2に接続さ
れ、コレクタは抵抗17と18を直列に介して電
源端子1に接続されている。
抵抗17と18との接続点はトランジスタ16
のベースに接続されている。トランジスタ16の
エミツタは電源端子1に接続され、そのコレクタ
はコンデンサ19、抵抗22,23を直列に介し
てアース端子2に接続されている。
のベースに接続されている。トランジスタ16の
エミツタは電源端子1に接続され、そのコレクタ
はコンデンサ19、抵抗22,23を直列に介し
てアース端子2に接続されている。
トランジスタ16のコレクタはPUT20と抵
抗24を介してトランジスタ25のベースに接続
されている。また、上記コンデンサ19と抵抗2
2との接続点と、電源端子1間にはダイオード2
8が接続されており、抵抗22と23との接続点
はPUT20のゲートに接続されている。トラン
ジスタ16のコレクタは抵抗21を介してアース
端子2に接続されている。
抗24を介してトランジスタ25のベースに接続
されている。また、上記コンデンサ19と抵抗2
2との接続点と、電源端子1間にはダイオード2
8が接続されており、抵抗22と23との接続点
はPUT20のゲートに接続されている。トラン
ジスタ16のコレクタは抵抗21を介してアース
端子2に接続されている。
上記トランジスタ25のベースは抵抗26を通
してアース端子2に接続されており、また、その
エミツタはアース端子2に直結され、コレクタは
リレーコイル27を介して電源端子1に接続され
ている。
してアース端子2に接続されており、また、その
エミツタはアース端子2に直結され、コレクタは
リレーコイル27を介して電源端子1に接続され
ている。
次に、以上のように構成されたこの考案のタイ
マ回路の動作について説明する。いま、スイツチ
4が閉じられている状態から、スイツチ4が開く
と、電源端子1よりの電荷が抵抗3−コンデンサ
5−ダイオード8、コンデンサ9−アース端子2
に移動して、このコンデンサ9が充電される。こ
のとき、コンデンサ9の電位はコンデンサ5の容
量比で決定される。
マ回路の動作について説明する。いま、スイツチ
4が閉じられている状態から、スイツチ4が開く
と、電源端子1よりの電荷が抵抗3−コンデンサ
5−ダイオード8、コンデンサ9−アース端子2
に移動して、このコンデンサ9が充電される。こ
のとき、コンデンサ9の電位はコンデンサ5の容
量比で決定される。
この状態で、スイツチ4が閉じると、ダイオー
ド7、抵抗6を介してコンデンサ5の電荷が放電
される。また、コンデンサ9の電荷はダイオード
8により阻止されているので、放電はしない。
ド7、抵抗6を介してコンデンサ5の電荷が放電
される。また、コンデンサ9の電荷はダイオード
8により阻止されているので、放電はしない。
この状態で、スイツチ4を再び開くと、最初の
ときと同様にして電荷が移動し、コンデンサ9に
充電される。したがつて、スイツチ4の操作によ
り、コンデンサ9の電圧は段階的に上昇する。そ
して、PUT11のゲート電位よりコンデンサ9
の電位が高くなると、PUT11はオンし、コン
デンサ9の電荷は抵抗およびPUT11を通して
放電するとともに、トランジスタ15をオフにす
る。
ときと同様にして電荷が移動し、コンデンサ9に
充電される。したがつて、スイツチ4の操作によ
り、コンデンサ9の電圧は段階的に上昇する。そ
して、PUT11のゲート電位よりコンデンサ9
の電位が高くなると、PUT11はオンし、コン
デンサ9の電荷は抵抗およびPUT11を通して
放電するとともに、トランジスタ15をオフにす
る。
PUT11がオフのときは、トランジスタ15
はオンしており、したがつて、トランジスタ16
もオンしている。このとき、コンデンサ19に電
荷がない場合には、PUT20のゲート電位がア
ノードよりも低く、PUT20はオンし、トラン
ジスタ25もオンしており、リレーコイル27を
励磁する。
はオンしており、したがつて、トランジスタ16
もオンしている。このとき、コンデンサ19に電
荷がない場合には、PUT20のゲート電位がア
ノードよりも低く、PUT20はオンし、トラン
ジスタ25もオンしており、リレーコイル27を
励磁する。
この状態で、PUT11がコンデンサ9の電荷
を放電する時間だけオンすると、トランジスタ1
5はオフ、トランジスタ16もオフとなり、ダイ
オード28を介してコンデンサ19に充電され
る。
を放電する時間だけオンすると、トランジスタ1
5はオフ、トランジスタ16もオフとなり、ダイ
オード28を介してコンデンサ19に充電され
る。
このとき、PUT20はアノード電流が流れな
くなり、PUT20はオフし、トランジスタ25
も同様にオフとなる。
くなり、PUT20はオフし、トランジスタ25
も同様にオフとなる。
次に、PUT11がオフすると、トランジスタ
15がオン、トランジスタ16もオンとなり、
PUT20のアノードにトランジスタ16を通し
て電源端子1の電圧VDDが印加され、このアノー
ドは電圧VDDに電位が上昇するが、コンデンサ1
9に電荷が充電されているため、PUT20のゲ
ート電位はアノード電位よりも上昇し、PUT2
0はオフのままとなる。
15がオン、トランジスタ16もオンとなり、
PUT20のアノードにトランジスタ16を通し
て電源端子1の電圧VDDが印加され、このアノー
ドは電圧VDDに電位が上昇するが、コンデンサ1
9に電荷が充電されているため、PUT20のゲ
ート電位はアノード電位よりも上昇し、PUT2
0はオフのままとなる。
このとき、コンデンサ19は抵抗22,23,
21を介して徐々に放電され、PUT20のゲー
ト電位がアノード電位よりも低くなると、PUT
20はオンとなり、初期の状態に戻る。したがつ
て、コンデンサ19が放電している間はトランジ
スタ25がオフしており、リレーコイル27は励
磁されず、この時間がタイマ時間となる。
21を介して徐々に放電され、PUT20のゲー
ト電位がアノード電位よりも低くなると、PUT
20はオンとなり、初期の状態に戻る。したがつ
て、コンデンサ19が放電している間はトランジ
スタ25がオフしており、リレーコイル27は励
磁されず、この時間がタイマ時間となる。
この図示の実施例では、上記からも明らかなよ
うに、スイツチ4の操作回数がある一定値に達す
ると、タイマ動作を開始させることができるが、
タイマを動作させるためのスイツチ4の操作回数
はコンデンサ5の容量および抵抗12,13の値
を変えることにより任意の回数に設定できる。
うに、スイツチ4の操作回数がある一定値に達す
ると、タイマ動作を開始させることができるが、
タイマを動作させるためのスイツチ4の操作回数
はコンデンサ5の容量および抵抗12,13の値
を変えることにより任意の回数に設定できる。
以上のように、この考案のタイマ回路によれ
ば、スイツチのオン、オフ操作ごとにコンデンサ
に段階的に充電させ、このコンデンサの電位が第
1PUTのゲート電位以上になるとこの第1PUTを
オンさせて、この第1PUTの出力で第1、第2ト
ランジスタを動作させ、第2トランジスタに接続
されているコンデンサの放電を第2PUTで検し、
この第2PUTの出力で第3トランジスタを動作さ
せてタイマ出力を得るようにしたので、簡単な回
路構成で高圧サージなどに対して信頼性を高める
ことができるなどの効果を奏する。
ば、スイツチのオン、オフ操作ごとにコンデンサ
に段階的に充電させ、このコンデンサの電位が第
1PUTのゲート電位以上になるとこの第1PUTを
オンさせて、この第1PUTの出力で第1、第2ト
ランジスタを動作させ、第2トランジスタに接続
されているコンデンサの放電を第2PUTで検し、
この第2PUTの出力で第3トランジスタを動作さ
せてタイマ出力を得るようにしたので、簡単な回
路構成で高圧サージなどに対して信頼性を高める
ことができるなどの効果を奏する。
図はこの考案のタイマ回路の一実施例を示す回
路図である。 3,6,10,12〜14,17,18,21
〜24,26……抵抗、4……スイツチ、5,
9,19……コンデンサ、7,8,28……ダイ
オード、11,20……PUT、15,16,2
5……トランジスタ、27……リレーコイル。
路図である。 3,6,10,12〜14,17,18,21
〜24,26……抵抗、4……スイツチ、5,
9,19……コンデンサ、7,8,28……ダイ
オード、11,20……PUT、15,16,2
5……トランジスタ、27……リレーコイル。
Claims (1)
- スイツチのオン、オフ操作により段階的に充電
電位が上昇する第1コンデンサ、この第1コンデ
ンサと並列的に接続された抵抗によりバイアスさ
れたゲート電位より第1コンデンサに接続された
アノード電位が高い場合にオンする第1PUT、こ
の第1PUTのゲートで制御され、第1PUTのオン
時にオフとなりかつオフ時にオンとなる第1トラ
ンジスタ、この第1トランジスタで制御され、第
1PUTのオン時にオフとなりかつオフ時にオンと
なる第2トランジスタ、この第2トランジスタの
出力端にその一端が接続され、かつ第2トランジ
スタのオフ時に充電される第2コンデンサ、第2
トランジスタの出力端にそのアノードが接続さ
れ、かつゲートが第2コンデンサの他端に接続さ
れ、ゲート電位がアノード電位より高い間オフと
なり、ゲート電位がアノード電位より低くなると
オンとなる第2PUT、この第2PUTのカソードに
その制御極が接続され、第2PUTのオン時にオン
となりかつオフ時にオフとなつてタイマ出力を得
る第3トランジスタを備えてなるタイマ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7242081U JPS626732Y2 (ja) | 1981-05-19 | 1981-05-19 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7242081U JPS626732Y2 (ja) | 1981-05-19 | 1981-05-19 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS57185238U JPS57185238U (ja) | 1982-11-25 |
JPS626732Y2 true JPS626732Y2 (ja) | 1987-02-17 |
Family
ID=29868206
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7242081U Expired JPS626732Y2 (ja) | 1981-05-19 | 1981-05-19 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS626732Y2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0514536Y2 (ja) * | 1986-12-18 | 1993-04-19 |
-
1981
- 1981-05-19 JP JP7242081U patent/JPS626732Y2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS57185238U (ja) | 1982-11-25 |
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