JPS6266661A - 大容量メモリセルの形成方法 - Google Patents
大容量メモリセルの形成方法Info
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- JPS6266661A JPS6266661A JP60205221A JP20522185A JPS6266661A JP S6266661 A JPS6266661 A JP S6266661A JP 60205221 A JP60205221 A JP 60205221A JP 20522185 A JP20522185 A JP 20522185A JP S6266661 A JPS6266661 A JP S6266661A
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- JP
- Japan
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- trench
- etching
- substrate
- capacitor
- layer
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Weting (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分計）
本発明はメモリセル、特に大容量を可能とするＩＴｒ・
型トレンチキャパシター構造をもつＤＲＡＭセルの形成
方法に関するものである。
型トレンチキャパシター構造をもつＤＲＡＭセルの形成
方法に関するものである。
（従来の技術）
一般にＤＲＡＭセルにトレンチキャパシターを形成する
とき、例えばインターナシ！ナルエレクトロンデバイス
ミーティング論文集１９８３．ＰＰ。
とき、例えばインターナシ！ナルエレクトロンデバイス
ミーティング論文集１９８３．ＰＰ。
３１９〜３２２に示されているように、（１００）Ｓｉ
基板に異方性エツチングを用いてトレンチを穿設するた
め、矩形の縦断面を有するトレンチが形成されていた（
第２図参照）。
基板に異方性エツチングを用いてトレンチを穿設するた
め、矩形の縦断面を有するトレンチが形成されていた（
第２図参照）。
このトレンチをＩ Ｔｒ、型ＤＲＡＭセルのキャパシタ
ーとして適用する際、例えば１×１μｍ′の開口面積で
深さ４μｍのトレンチの場合では、理想的に垂直な（１
００）面又は（１１０）面が形成されていたとしても、
キャパシターとして使用可能な面積は、 Ｓ＝Ｓ ＋ ４３
・・・・・・（１）より、Ｓ＝１＋４Ｘ４＝１７
（μｍ’） となる。
ーとして適用する際、例えば１×１μｍ′の開口面積で
深さ４μｍのトレンチの場合では、理想的に垂直な（１
００）面又は（１１０）面が形成されていたとしても、
キャパシターとして使用可能な面積は、 Ｓ＝Ｓ ＋ ４３
・・・・・・（１）より、Ｓ＝１＋４Ｘ４＝１７
（μｍ’） となる。
（発明が解決しようとする問題点）
しかし、上記のような矩形トレンチの場合、キャパシタ
ーとして使用可能な面積、即ちキャパシター面積が小さ
く、メモリセルの大容量化傾向に対する一つの障害とな
っていた。
ーとして使用可能な面積、即ちキャパシター面積が小さ
く、メモリセルの大容量化傾向に対する一つの障害とな
っていた。
この発明は以上のような問題点を解決するためのもので
あり、トレンチの内面積を拡大する方法を提示するもの
である。
あり、トレンチの内面積を拡大する方法を提示するもの
である。
（問題点を解決するための手段）
この発明にかかる大容量メモリセルの形成方法は、（１
００１Ｓｉ基板に異方性エツチングを施し断面矩形トレ
ンチを形成し、次に結晶面依存性を有するエツチング液
を用いて前記矩形）−レンチ内を再度エツチングして（
１１１）面で囲まれたトレンチに拡大し、該トレンチを
ＩＴｒ型トレンチキャパシクーとしたことを特徴とする
ものである。
００１Ｓｉ基板に異方性エツチングを施し断面矩形トレ
ンチを形成し、次に結晶面依存性を有するエツチング液
を用いて前記矩形）−レンチ内を再度エツチングして（
１１１）面で囲まれたトレンチに拡大し、該トレンチを
ＩＴｒ型トレンチキャパシクーとしたことを特徴とする
ものである。
（作 用）
この発明においては、異方性エツチングにより（１００
）面又は（１１０）面で囲まれた断面矩形の１−レンチ
を形成した後、結晶面依存性を有するケミカルエツチン
グ法で前記矩形トレンチを再度エツチングするため、（
１１１）面で囲まれた拡大されたトレンチがＳｉ基板に
形成され、キャパシター面積を従来に比べ２．１〜３．
６倍程度に増大させることが可能となる−０ （実施例） 息下、この発明の一実施例を図に基づいて説明する。先
づ、通常の工程でＰ型（１００）Ｓｉ基板１ （又−は
エピタキシャル基板）上にフィールド酸化膜２及びエツ
チングマスク３となるＣＶＤ５ ｉ Ｏ２膜又は５１０
２とＳ ｉ 、Ｎ４の複合膜を順次形成し、該エツチン
グマスク３はトレンチ部において除去される（第１図（
ａｌ参照）。次に、ＲＩＥ （リアクティブイオンエツ
チング）法により異方性エツチングでＳｉ基板１内にト
レンチ４ａを穿設する。この場合、（Ｚｏｏ）基板のＯ
Ｆ（オリエンテーションフラット）が（１１０）方向な
ので、ＯＦに平行な矩形パターンは（１１０）面で側面
を囲まれたトレンチが形成され、ＯＦと４５″の矩形パ
ターンは（１００）面で側面を囲まれたトレンチが形成
される（第１図（ｂ）参照）。
）面又は（１１０）面で囲まれた断面矩形の１−レンチ
を形成した後、結晶面依存性を有するケミカルエツチン
グ法で前記矩形トレンチを再度エツチングするため、（
１１１）面で囲まれた拡大されたトレンチがＳｉ基板に
形成され、キャパシター面積を従来に比べ２．１〜３．
６倍程度に増大させることが可能となる−０ （実施例） 息下、この発明の一実施例を図に基づいて説明する。先
づ、通常の工程でＰ型（１００）Ｓｉ基板１ （又−は
エピタキシャル基板）上にフィールド酸化膜２及びエツ
チングマスク３となるＣＶＤ５ ｉ Ｏ２膜又は５１０
２とＳ ｉ 、Ｎ４の複合膜を順次形成し、該エツチン
グマスク３はトレンチ部において除去される（第１図（
ａｌ参照）。次に、ＲＩＥ （リアクティブイオンエツ
チング）法により異方性エツチングでＳｉ基板１内にト
レンチ４ａを穿設する。この場合、（Ｚｏｏ）基板のＯ
Ｆ（オリエンテーションフラット）が（１１０）方向な
ので、ＯＦに平行な矩形パターンは（１１０）面で側面
を囲まれたトレンチが形成され、ＯＦと４５″の矩形パ
ターンは（１００）面で側面を囲まれたトレンチが形成
される（第１図（ｂ）参照）。
続いて、結晶面依存性を有するエツチング液、例えばエ
チレンジアミン＋ピテカテコールあるいはＫＯＨ液、Ｎ
ａＯＨ液等のアルカリ性エツチング液を用いて、前記矩
形トレンチ４ａを再度エツチングしく１１１）面で囲ま
れたトレンチ４ｂを形成する（第１図ｃｃ）参照）。こ
のときのトレンチ形状は、元の矩形トレンチ４ａが（１
１０）面で囲まれていた場合、第１図（Ｃ）のαは３５
．３度、元の矩形トレンチ４ａが（１００）面で囲まれ
ていた場合、前記αは５４．７度となる。尚、完全に（
１１１）面が露出するまでエツチングをせずに途中で止
めても、かなりのキャパシター面積の拡大が可能である
。
チレンジアミン＋ピテカテコールあるいはＫＯＨ液、Ｎ
ａＯＨ液等のアルカリ性エツチング液を用いて、前記矩
形トレンチ４ａを再度エツチングしく１１１）面で囲ま
れたトレンチ４ｂを形成する（第１図ｃｃ）参照）。こ
のときのトレンチ形状は、元の矩形トレンチ４ａが（１
１０）面で囲まれていた場合、第１図（Ｃ）のαは３５
．３度、元の矩形トレンチ４ａが（１００）面で囲まれ
ていた場合、前記αは５４．７度となる。尚、完全に（
１１１）面が露出するまでエツチングをせずに途中で止
めても、かなりのキャパシター面積の拡大が可能である
。
その後の工程を簡略に示すと、ＰＳＧ膜によりトレンチ
４ｂの内面にＮ型不純物層５を形成しく第１図［ｄ）参
照）、次にトレンチ４ｂ内部をポリＳｉ層で埋込みキャ
パシター電極層６とする（第１図（８）参照）。続いて
、ゲート酸化膜７およびゲート電極層８を持つトランス
ファーゲートおよび周辺回路トランジスターを形成する
（第１図ｉｆｌ参照）。
４ｂの内面にＮ型不純物層５を形成しく第１図［ｄ）参
照）、次にトレンチ４ｂ内部をポリＳｉ層で埋込みキャ
パシター電極層６とする（第１図（８）参照）。続いて
、ゲート酸化膜７およびゲート電極層８を持つトランス
ファーゲートおよび周辺回路トランジスターを形成する
（第１図ｉｆｌ参照）。
さらに、ソース・ドレインＮ＋層９を形成し、中間絶縁
膜１０を堆積し、次いで所望位置にコンタクトホール１
１を開孔し、ＡＩ配線１２を形成する（第１図（ｇ）参
照）。
膜１０を堆積し、次いで所望位置にコンタクトホール１
１を開孔し、ＡＩ配線１２を形成する（第１図（ｇ）参
照）。
（発明の効果）
以上説明したように本発明方法によれば、結晶面依存性
を有するエツチング液を用いたことにより、Ｓｉ基板内
のトレンチを（１１１）面で囲まれた形状にし、キャパ
シター面積を増大させることが可能となる。例えば、前
述した開口面積１×１μゴ、深さ４μｍのトレンチでキ
ャパシター面積を比較すると、 イ）従来の矩形トレンチでは（１００）面、（１１０）
面共に前述のごとく１７μｍ′。
を有するエツチング液を用いたことにより、Ｓｉ基板内
のトレンチを（１１１）面で囲まれた形状にし、キャパ
シター面積を増大させることが可能となる。例えば、前
述した開口面積１×１μゴ、深さ４μｍのトレンチでキ
ャパシター面積を比較すると、 イ）従来の矩形トレンチでは（１００）面、（１１０）
面共に前述のごとく１７μｍ′。
口）本発明の（１００）面から（１１１）面にエツチン
グした場合、約６１μｍ′となり約３．６倍に増大。
グした場合、約６１μｍ′となり約３．６倍に増大。
ハ）本発明の（１１０）面から（１］ １）面にエツチ
ングした場合、約３５μｍ′となり約２．１倍に増大。
ングした場合、約３５μｍ′となり約２．１倍に増大。
上記イ）〜八）より明らかなように、Ｓｉ基板表面の開
口面積が等しいとき、はるかに大容量のキャパシターを
形成することができる。また、完全に（１１１１面を露
出させなくても容量の増大を図ることが可能となる。
口面積が等しいとき、はるかに大容量のキャパシターを
形成することができる。また、完全に（１１１１面を露
出させなくても容量の増大を図ることが可能となる。
従、って、本発明は大容量メモリセルに対する要求に応
えろものでありその工業的効果は極めて大きい。
えろものでありその工業的効果は極めて大きい。
第１図（ａ＋〜ｆｇ）は本発明の詳細な説明するための
部分断面図、第２図は従来のトレンチ形状を示す部分断
面図である。 １− Ｓ ｉ基板、４ａ 矩形トレンチ、４ｂ・・本発
明におけるトレンチ、６ キャパンター電極層〇第１図 第１図 税来／）卜シン÷形秋１示任Ｐ分割面図第２図
部分断面図、第２図は従来のトレンチ形状を示す部分断
面図である。 １− Ｓ ｉ基板、４ａ 矩形トレンチ、４ｂ・・本発
明におけるトレンチ、６ キャパンター電極層〇第１図 第１図 税来／）卜シン÷形秋１示任Ｐ分割面図第２図
Claims (1)
- 【特許請求の範囲】 イ）（１００）Ｓｉ基板上に形成されたエッチングマス
クをトレンチ部において除去した後、異方性エッチング
を施し断面矩形トレンチを形成する工程と、 ロ）結晶面依存性を有するエッチング液を用いて、前記
矩形トレンチ内を再度エッチングして（１１１）面で囲
まれたトレンチに拡大する工程と、 ハ）前記の拡大されたトレンチ内面に不純物層を形成し
た後、ポリＳｉで該トレンチを埋込みキャパシター電極
層を形成する工程と、 ニ）ゲート電極、ソース・ドレイン層、中間絶縁膜、上
部導通回路を形成する工程とを、 順次行うことを特徴とする大容量メモリセルの形成方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60205221A JPS6266661A (ja) | 1985-09-19 | 1985-09-19 | 大容量メモリセルの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60205221A JPS6266661A (ja) | 1985-09-19 | 1985-09-19 | 大容量メモリセルの形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6266661A true JPS6266661A (ja) | 1987-03-26 |
Family
ID=16503415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60205221A Pending JPS6266661A (ja) | 1985-09-19 | 1985-09-19 | 大容量メモリセルの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6266661A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63310122A (ja) * | 1987-05-27 | 1988-12-19 | シーメンス、アクチエンゲゼルシヤフト | ｎ型ドープ・シリコンの層又は基板に孔又は溝を形成する方法 |
| JP2003501834A (ja) * | 1999-06-09 | 2003-01-14 | インフィニオン テクノロジーズ ノース アメリカ コーポレイション | 異方性ウェットエッチングによってトレンチを拡張する方法 |
-
1985
- 1985-09-19 JP JP60205221A patent/JPS6266661A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63310122A (ja) * | 1987-05-27 | 1988-12-19 | シーメンス、アクチエンゲゼルシヤフト | ｎ型ドープ・シリコンの層又は基板に孔又は溝を形成する方法 |
| JP2003501834A (ja) * | 1999-06-09 | 2003-01-14 | インフィニオン テクノロジーズ ノース アメリカ コーポレイション | 異方性ウェットエッチングによってトレンチを拡張する方法 |
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