JPS6259466B2 - - Google Patents
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- JPS6259466B2 JPS6259466B2 JP55082631A JP8263180A JPS6259466B2 JP S6259466 B2 JPS6259466 B2 JP S6259466B2 JP 55082631 A JP55082631 A JP 55082631A JP 8263180 A JP8263180 A JP 8263180A JP S6259466 B2 JPS6259466 B2 JP S6259466B2
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- Japan
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- impurity region
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- region
- type region
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- 239000000758 substrate Substances 0.000 claims description 17
- 239000012535 impurity Substances 0.000 claims description 15
- 239000004065 semiconductor Substances 0.000 claims description 10
- 238000009826 distribution Methods 0.000 description 29
- 238000010586 diagram Methods 0.000 description 5
- 239000003574 free electron Substances 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 2
- 230000005685 electric field effect Effects 0.000 description 2
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- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/762—Charge transfer devices
- H01L29/765—Charge-coupled devices
- H01L29/768—Charge-coupled devices with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Solid State Image Pick-Up Elements (AREA)
Description
【発明の詳細な説明】
本発明は電荷転送素子とくに埋込み型電荷転送
素子に関するものであり、微少寸法素子におい
て、素子の寸法及び動作電圧を増大することな
く、最大許容転送電荷量を増大することにより、
信号対雑音比を改善した素子を提供せんとするも
のである。
素子に関するものであり、微少寸法素子におい
て、素子の寸法及び動作電圧を増大することな
く、最大許容転送電荷量を増大することにより、
信号対雑音比を改善した素子を提供せんとするも
のである。
第１図ａは通常の埋込み型電荷転送素子の基本
構成を示したものである。
構成を示したものである。
その構成は次のようなものである。すなわち、
ｐ型半導体基板１の主面にこの基板とは反対導電
型で、厚さが数ミクロン程度のｎ型領域２を形成
してある。ここでｎ型領域すなわち、通常、埋込
拡散領域と呼ばれるこの領域の不純物濃度は基板
よりわずかに濃度が高い程度の反対導電型の高比
抵抗層である。
ｐ型半導体基板１の主面にこの基板とは反対導電
型で、厚さが数ミクロン程度のｎ型領域２を形成
してある。ここでｎ型領域すなわち、通常、埋込
拡散領域と呼ばれるこの領域の不純物濃度は基板
よりわずかに濃度が高い程度の反対導電型の高比
抵抗層である。
さらにこのｎ型領域２の上には絶縁体膜３が形
成されてなり、この絶縁膜３を介して、その上に
互いに隣接して形成された４，５で代表されるゲ
ート電極が分離形成されているものである。
成されてなり、この絶縁膜３を介して、その上に
互いに隣接して形成された４，５で代表されるゲ
ート電極が分離形成されているものである。
基本的な動作は図中４，５で代表されるゲート
電極にパルス電圧を加えることにより、上記ｎ型
領域２の半導体基板に対する電位を制御し、ｎ型
領域２すなわち埋込拡散領域中の電荷を順次、隣
接した電極下に移送するものである。図中６は半
導体基板端子である。
電極にパルス電圧を加えることにより、上記ｎ型
領域２の半導体基板に対する電位を制御し、ｎ型
領域２すなわち埋込拡散領域中の電荷を順次、隣
接した電極下に移送するものである。図中６は半
導体基板端子である。
第１図ｂは、第１図ａにおける互いに隣接した
ゲート電極φ２，φ３，φ４にパルス電圧を印加
し、ｎ型領域２中の電荷を移送する状態でのｎ型
領域の電位を示したものである。基板電位はOV
電位にとつてありｍは各ゲート下のｎ型領域２
の電位分布を示したものである。第１図ｂでは下
方に正電位を示す。すなわちこの状態ではｎ型領
域２中のφ２ゲート下の電子は、電子に対す電位
の最も低いφ４のゲート下に流れ込む。この原理
を利用して、電荷を順次移送するものである。
ゲート電極φ２，φ３，φ４にパルス電圧を印加
し、ｎ型領域２中の電荷を移送する状態でのｎ型
領域の電位を示したものである。基板電位はOV
電位にとつてありｍは各ゲート下のｎ型領域２
の電位分布を示したものである。第１図ｂでは下
方に正電位を示す。すなわちこの状態ではｎ型領
域２中のφ２ゲート下の電子は、電子に対す電位
の最も低いφ４のゲート下に流れ込む。この原理
を利用して、電荷を順次移送するものである。
一方φ４のゲート下に電子が流れ込み、ここに
蓄積される電荷の最大許容量は、第１図ｂの状態
でのφ４ゲート下のｎ型領域の電位分布と、φ３
ゲート下のｎ型領域の電子に対する電位分布の最
低電位m3によつてきまる。すなわち図中のΔ
ｍをこえるとφ４ゲート下の電子はあふれる。
この結果電荷移送の取り残しが起り正しい移送が
行なわれなくなる。電荷転送素子が正常に動作す
るために許される最大転送電荷量を最大許容転送
電荷量とするとこの例の場合においてこの値は、
次のような条件で制限されている。
蓄積される電荷の最大許容量は、第１図ｂの状態
でのφ４ゲート下のｎ型領域の電位分布と、φ３
ゲート下のｎ型領域の電子に対する電位分布の最
低電位m3によつてきまる。すなわち図中のΔ
ｍをこえるとφ４ゲート下の電子はあふれる。
この結果電荷移送の取り残しが起り正しい移送が
行なわれなくなる。電荷転送素子が正常に動作す
るために許される最大転送電荷量を最大許容転送
電荷量とするとこの例の場合においてこの値は、
次のような条件で制限されている。
すなわち、第１図ａのφ４ゲート下のｎ型領域
のＡ−A′断面をみると通常の電荷転送素子では
一般に第１図ｃの如くになつている。この図中１
は半導体基板、２はｎ型拡散領域、３はSiO2等
による絶縁膜、４はこの場合はφ４ゲートを示し
ている。
のＡ−A′断面をみると通常の電荷転送素子では
一般に第１図ｃの如くになつている。この図中１
は半導体基板、２はｎ型拡散領域、３はSiO2等
による絶縁膜、４はこの場合はφ４ゲートを示し
ている。
いま第１図ｃにおいて、φ４ゲートにパルス電
圧Vg4が印加され、かつφ４ゲート下のｎ型領域
に自由電子が存在しない場合のＡ−A′にそつた
電位分布は、一般に第２図Ａ，A′に示すような
分布となる。この第２図は電子に対する電位分布
を表わしたものである。m4はφ４ゲート下の
Ａ−A′に沿つたｎ型領域２の最低電位を示した
ものである。又第２図には同時に、φ３ゲート下
のｎ型領域のＡ−A′に対応する領域の電位分布
も３として示してある。このゲート下の最低電
位をm3で表わしてある。すなわち第１図ｂに
おける最大許容転送電荷量を決めるΔｍはここ
ではm3とm4との差で示すことができる。す
なわち、φ４ゲート下に電子が流れこみ、上記の
状態ではφ４ゲート下のｎ型領域の電位が上昇し
m4がm3を越えると、最大許容転送電荷量を
越え電子が溢れてしまう訳である。すなわちφ４
ゲート下では、電子が流れ込んだ状態でこの領域
の全てにおいて電位が３を越えてはならない。
一般にはこの条件はφ３ゲート下の最低電位
m3を境界として、Ａ−A′に沿つてみてみると自
由電子が存在しない場合の電位分布AA′に対して
電子が流れ込み、AA′の電位分布が変化し点線の
電位分布で示される分布になるまで、電子の流
入が許される。この流入電子量が最大許容転送電
荷量である。
圧Vg4が印加され、かつφ４ゲート下のｎ型領域
に自由電子が存在しない場合のＡ−A′にそつた
電位分布は、一般に第２図Ａ，A′に示すような
分布となる。この第２図は電子に対する電位分布
を表わしたものである。m4はφ４ゲート下の
Ａ−A′に沿つたｎ型領域２の最低電位を示した
ものである。又第２図には同時に、φ３ゲート下
のｎ型領域のＡ−A′に対応する領域の電位分布
も３として示してある。このゲート下の最低電
位をm3で表わしてある。すなわち第１図ｂに
おける最大許容転送電荷量を決めるΔｍはここ
ではm3とm4との差で示すことができる。す
なわち、φ４ゲート下に電子が流れこみ、上記の
状態ではφ４ゲート下のｎ型領域の電位が上昇し
m4がm3を越えると、最大許容転送電荷量を
越え電子が溢れてしまう訳である。すなわちφ４
ゲート下では、電子が流れ込んだ状態でこの領域
の全てにおいて電位が３を越えてはならない。
一般にはこの条件はφ３ゲート下の最低電位
m3を境界として、Ａ−A′に沿つてみてみると自
由電子が存在しない場合の電位分布AA′に対して
電子が流れ込み、AA′の電位分布が変化し点線の
電位分布で示される分布になるまで、電子の流
入が許される。この流入電子量が最大許容転送電
荷量である。
ところで第１図ｃにおいて以上はＡ−A′に沿
つた電位について述べたが、Ｂ−B′，Ｃ−C′、
およびＤ−D′，Ｅ−E′についてはＡ−A′の場合
と少し異なる。なぜなら、第１図ｃに示すｎ型領
域２の巾の高密度化が進み、６μ程度の微少寸法
素子に関しては、接合の境界に近ずくにしたがつ
て接合電界の横電界効果が顕著となり、Ｂ−B′，
Ｃ−C′さらにＤ−D′，Ｅ−E′、に沿つた電位分
布は同じφ４ゲート下のｎ型領域であるにもかか
わらず、横電界効果を受け、一般に第２図BB′／
CC′およびDD′／EE′に示すように、AA′に較べ
て浅い電位分布となる。このことは、BB′／
CC′で示されるところの自由電子が存在しない場
合の電位分布に対して、電子が流入して、ｍbc
が上昇しおよびm3を越えないという条件で
は、AA′の電位分布すなわちＡ−A′に沿つた位置
に比べて、少ない電子の流入しか許されないこと
になる。この傾向はＤ−D′に沿つた位置につい
ては、同様の理由で更に顕著になる。
つた電位について述べたが、Ｂ−B′，Ｃ−C′、
およびＤ−D′，Ｅ−E′についてはＡ−A′の場合
と少し異なる。なぜなら、第１図ｃに示すｎ型領
域２の巾の高密度化が進み、６μ程度の微少寸法
素子に関しては、接合の境界に近ずくにしたがつ
て接合電界の横電界効果が顕著となり、Ｂ−B′，
Ｃ−C′さらにＤ−D′，Ｅ−E′、に沿つた電位分
布は同じφ４ゲート下のｎ型領域であるにもかか
わらず、横電界効果を受け、一般に第２図BB′／
CC′およびDD′／EE′に示すように、AA′に較べ
て浅い電位分布となる。このことは、BB′／
CC′で示されるところの自由電子が存在しない場
合の電位分布に対して、電子が流入して、ｍbc
が上昇しおよびm3を越えないという条件で
は、AA′の電位分布すなわちＡ−A′に沿つた位置
に比べて、少ない電子の流入しか許されないこと
になる。この傾向はＤ−D′に沿つた位置につい
ては、同様の理由で更に顕著になる。
以上のことは、第１図ｃのｎ型領域２の巾が６
μ以下のような微小寸法デバイスでは特に顕著に
なる。すなわち第１図ｃに示すφ４ゲート下の電
荷の許容蓄積量はＡ−A′が最も多く、中心から
隔れＢ−B′，Ｃ−C′で少なくなり、更にＤ−
D′，Ｅ−E′ではほとんどない状態となる。この
ことは、微小素子ではゲート下の全てのｎ型領域
が電荷の蓄積のために有効に用いられないという
不都合を生ずることになる。
μ以下のような微小寸法デバイスでは特に顕著に
なる。すなわち第１図ｃに示すφ４ゲート下の電
荷の許容蓄積量はＡ−A′が最も多く、中心から
隔れＢ−B′，Ｃ−C′で少なくなり、更にＤ−
D′，Ｅ−E′ではほとんどない状態となる。この
ことは、微小素子ではゲート下の全てのｎ型領域
が電荷の蓄積のために有効に用いられないという
不都合を生ずることになる。
本発明はかかる不都合を改善し、微小寸法素子
に於ける最大許容転送電荷量を増大せんとするも
のである。
に於ける最大許容転送電荷量を増大せんとするも
のである。
本発明は、従来の第１図ｃにおけるＢ−B′，Ｃ
−C′およびＤ−D′，Ｅ−E′に沿つた電位分布
（第２図に示されている）を中心部のＡ−A′に沿
つた電位分布（これも第２図にAA′で示されてい
る）に近づけることにより、すなちｎ型領域の接
合境界に近い部での電位の井戸をより深くするこ
とにより、流入可能な最大許容電荷量を増大する
ことを特長とするものである。
−C′およびＤ−D′，Ｅ−E′に沿つた電位分布
（第２図に示されている）を中心部のＡ−A′に沿
つた電位分布（これも第２図にAA′で示されてい
る）に近づけることにより、すなちｎ型領域の接
合境界に近い部での電位の井戸をより深くするこ
とにより、流入可能な最大許容電荷量を増大する
ことを特長とするものである。
一般に第２図に示すようなＡ−A′に沿つた自
由電子の存在しない時の電位分布はAA′は横電界
効果なしの場合にはゲートに印加される電圧、こ
こではVg4とｎ型領域中の不純物の濃度および分
布で決定される。一般にｎ型領域の不純物濃度が
高ければ電位の井戸は深くなる。すなわち最低電
位m4は更に電子に対して低い値となる。しか
しあまりこの不純物濃度を上げると、このｎ型領
域を完全に空乏化するに必要な素子の駆動電圧は
高くなり好ましくない。
由電子の存在しない時の電位分布はAA′は横電界
効果なしの場合にはゲートに印加される電圧、こ
こではVg4とｎ型領域中の不純物の濃度および分
布で決定される。一般にｎ型領域の不純物濃度が
高ければ電位の井戸は深くなる。すなわち最低電
位m4は更に電子に対して低い値となる。しか
しあまりこの不純物濃度を上げると、このｎ型領
域を完全に空乏化するに必要な素子の駆動電圧は
高くなり好ましくない。
本発明はこの原理を用いて第２図における
BB′／CC′あるいはDD′／EE′なる電位分布の横電
界効果による上昇分を不純物濃度分布で補正し、
AA′分布に近づける。すなわち第１図に示すごと
き通常の埋込み型電荷転送素子に於て、第１図ｃ
なる断面構造のｎ型領域内で、第３図に示すごと
く中心部のｎ型領域１２ａに対して接合境界領域
に近い周辺部のｎ型領域１２ｂの領域の不純物濃
度を中心部より高めにする訳である。
BB′／CC′あるいはDD′／EE′なる電位分布の横電
界効果による上昇分を不純物濃度分布で補正し、
AA′分布に近づける。すなわち第１図に示すごと
き通常の埋込み型電荷転送素子に於て、第１図ｃ
なる断面構造のｎ型領域内で、第３図に示すごと
く中心部のｎ型領域１２ａに対して接合境界領域
に近い周辺部のｎ型領域１２ｂの領域の不純物濃
度を中心部より高めにする訳である。
通常は素子の形状寸法により異なるが、１２ｂ
は１２ａに比べ1.5倍から３倍程度高濃度にする
ことが望ましい。第３図において１は半導体基
板、３はSiO2等に代表される絶縁膜でSi3N4膜で
もよくさらにSiO2とSi3N4の積層膜を用いてもよ
い。４は第１図ａのφ４に対応するゲート電極、
６は基板端子である。
は１２ａに比べ1.5倍から３倍程度高濃度にする
ことが望ましい。第３図において１は半導体基
板、３はSiO2等に代表される絶縁膜でSi3N4膜で
もよくさらにSiO2とSi3N4の積層膜を用いてもよ
い。４は第１図ａのφ４に対応するゲート電極、
６は基板端子である。
このようなｎ型領域の空乏状態、すなわち、自
由電子の存在しない状態で、第３図の素子におけ
るゲート電圧Vg4が印加された時のＡ−A′，Ｂ−
B′，Ｃ−C′，Ｅ−E′に沿つた電位分布を第４図
に示す。すなわち中心領域の電位分AA′に対し
て、周辺部分すなわちBB′，CC′の電位分布は、
不純物濃度がこの周辺部分だけ高い領域を形成す
ることにより横電界効果は実質的に補正され、
AA′とほとんど同じ分布とすることが可能とな
る。すなわち前述した流入電子を最も多く蓄積す
ることができたAA′で示される電位分布の領域が
実効的に拡大され、さらに接合境界面に近いＤ−
D′，Ｅ−E′領域の電位分布も従来に比べて深く
なり、最大許容転送電荷量すなわちm3を越え
ない条件での流入電子の総量は顕著に増大する。
実際には、素子の寸法により異なるが、実効的に
1.5倍から２倍の電子量となる。
由電子の存在しない状態で、第３図の素子におけ
るゲート電圧Vg4が印加された時のＡ−A′，Ｂ−
B′，Ｃ−C′，Ｅ−E′に沿つた電位分布を第４図
に示す。すなわち中心領域の電位分AA′に対し
て、周辺部分すなわちBB′，CC′の電位分布は、
不純物濃度がこの周辺部分だけ高い領域を形成す
ることにより横電界効果は実質的に補正され、
AA′とほとんど同じ分布とすることが可能とな
る。すなわち前述した流入電子を最も多く蓄積す
ることができたAA′で示される電位分布の領域が
実効的に拡大され、さらに接合境界面に近いＤ−
D′，Ｅ−E′領域の電位分布も従来に比べて深く
なり、最大許容転送電荷量すなわちm3を越え
ない条件での流入電子の総量は顕著に増大する。
実際には、素子の寸法により異なるが、実効的に
1.5倍から２倍の電子量となる。
第３図に示すようなｎ型領域は極めて簡単に実
現できる。第５図は第３図に示すごとき埋込電荷
転送素子を上面から見たものでその基本構造を示
すものである。１はｐ型基板、１２ａ，１２ｂは
ｎ型領域であり、１２ｂは特にｐ基板との接合境
界に沿つて形成された高濃度なｎ型領域で中心部
１２ａよりも高濃度な領域である。４，５はこの
ｎ型領域上に絶縁膜を介して形成された互いに隣
接するゲート電極を代表して示したものである。
なお１２ｂの領域は１２ａの領域の形成と同様に
通常はイオン注入拡散等を用いることが精度的に
良い結果を得る。
現できる。第５図は第３図に示すごとき埋込電荷
転送素子を上面から見たものでその基本構造を示
すものである。１はｐ型基板、１２ａ，１２ｂは
ｎ型領域であり、１２ｂは特にｐ基板との接合境
界に沿つて形成された高濃度なｎ型領域で中心部
１２ａよりも高濃度な領域である。４，５はこの
ｎ型領域上に絶縁膜を介して形成された互いに隣
接するゲート電極を代表して示したものである。
なお１２ｂの領域は１２ａの領域の形成と同様に
通常はイオン注入拡散等を用いることが精度的に
良い結果を得る。
以上のように、本発明の方法によれば、特に微
小寸法素子において素子の寸法および動作電圧を
増大することなく、最大許容転送電荷量を増大す
ることが可能であり、特に高密度のイメージセン
サを埋込み型電荷転送素子で作る場合において、
最大信号量の増大により高品質の画質を得ること
が可能となる。以上説明ではｐ型基板とｎ型埋込
み層について述べたが、この逆の導電型の組合せ
も可能であることは当然である。
小寸法素子において素子の寸法および動作電圧を
増大することなく、最大許容転送電荷量を増大す
ることが可能であり、特に高密度のイメージセン
サを埋込み型電荷転送素子で作る場合において、
最大信号量の増大により高品質の画質を得ること
が可能となる。以上説明ではｐ型基板とｎ型埋込
み層について述べたが、この逆の導電型の組合せ
も可能であることは当然である。
第１図ａは従来の埋込み型電荷転送素子の転送
方向の構造図、同ｂはａの埋込み領域中での電位
分布図、同ｃは同素子の転送と垂直方向の構造
図、第２図は同素子の電子に対する電位分布図、
第３図、第５図は本発明の一実施例の転送素子の
基本構造の断面構造図、平面図、第４図は本発明
による素子の電位分布例を示す図である。 １……Ｐ型半導体基板、３……絶縁体膜、４，
５……ゲート電極、１２ａ，１２ｂ……ｎ型領
域。
方向の構造図、同ｂはａの埋込み領域中での電位
分布図、同ｃは同素子の転送と垂直方向の構造
図、第２図は同素子の電子に対する電位分布図、
第３図、第５図は本発明の一実施例の転送素子の
基本構造の断面構造図、平面図、第４図は本発明
による素子の電位分布例を示す図である。 １……Ｐ型半導体基板、３……絶縁体膜、４，
５……ゲート電極、１２ａ，１２ｂ……ｎ型領
域。
Claims (1)
- １ 半導体基板の主面に、該基板の導電型と反対
導電型の不純物領域を形成し、この不純物領域
に、該主面上に形成されてなる互いに隣接した電
極により、該不純物領域上に形成されてなる絶縁
体膜を介して電圧を加えて該不純物領域の該半導
体基板に対する電位を制御することにより、該不
純物領域中の電荷を該互いに隣接した電極下に順
次移送する機能を持つ埋込み型電荷転送素子に於
て、該不純物領域と半導体基板とが、該半導体基
板の主面内で合い接する接合境界領域にそつて、
該不純物領域の導電型と同型でかつこの領域より
も高濃度の不純物領域を有したことを特徴とする
電荷転送素子。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8263180A JPS577964A (en) | 1980-06-17 | 1980-06-17 | Charge transfer element |
| US07/274,293 US4888633A (en) | 1980-06-17 | 1981-06-16 | Charge transfer device having a buried transfer channel with higher and lower concentrations |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8263180A JPS577964A (en) | 1980-06-17 | 1980-06-17 | Charge transfer element |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS577964A JPS577964A (en) | 1982-01-16 |
| JPS6259466B2 true JPS6259466B2 (ja) | 1987-12-11 |
Family
ID=13779783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8263180A Granted JPS577964A (en) | 1980-06-17 | 1980-06-17 | Charge transfer element |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4888633A (ja) |
| JP (1) | JPS577964A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59211275A (ja) * | 1983-05-17 | 1984-11-30 | Sanyo Electric Co Ltd | 電荷結合素子 |
| US4667213A (en) * | 1984-09-24 | 1987-05-19 | Rca Corporation | Charge-coupled device channel structure |
| JP2724889B2 (ja) * | 1989-11-02 | 1998-03-09 | 三菱電機株式会社 | 電荷転送素子 |
| KR930000720B1 (ko) * | 1990-01-29 | 1993-01-30 | 금성일렉트론 주식회사 | 자기정열을 이용한 ccd 채널의 제조방법 |
| US5608242A (en) * | 1994-10-11 | 1997-03-04 | Dalsa, Inc. | Variable width CCD register with uniform pitch and charge storage capacity |
| US6333526B1 (en) | 1997-11-27 | 2001-12-25 | Nec Corporation | Charge transfer device and a manufacturing process therefor |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL181766C (nl) * | 1973-03-19 | 1987-10-16 | Philips Nv | Ladingsgekoppelde halfgeleiderschakeling, waarbij pakketten meerderheidsladingsdragers door een halfgeleiderlaag evenwijdig aan de halfgeleiderlaag kunnen worden overgedragen. |
| US3852799A (en) * | 1973-04-27 | 1974-12-03 | Bell Telephone Labor Inc | Buried channel charge coupled apparatus |
| NL7401939A (nl) * | 1974-02-13 | 1975-08-15 | Philips Nv | Ladingsgekoppelde inrichting. |
-
1980
- 1980-06-17 JP JP8263180A patent/JPS577964A/ja active Granted
-
1981
- 1981-06-16 US US07/274,293 patent/US4888633A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4888633A (en) | 1989-12-19 |
| JPS577964A (en) | 1982-01-16 |
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