JPS6257947B2 - - Google Patents

Description

【発明の詳細な説明】 (a) 発明の技術分野 この発明は、カウンタのモード切換えにより、
論理信号と時間データを１つのメモリに記憶させ
る場合の記憶装置についてのものである。

(b) 従来技術と問題点 ロジツクアナライザなどでは、論理ステートや
タイミング波形を記憶する複数入力のバツフアラ
ツチと複数入力のメモリを備えている。また、ロ
ジツクアナライザなどで論理ステートなどの継続
時間やその統計を測定する場合、時間測定用のカ
ウンタ回路とその測定データを記憶するため専用
のメモリを使用している。

このような場合の従来のデータ記憶装置の一例
を第１図に示す。

第１図の１１は論理ステートなどの入力信号、
１２は入力信号１１用ラツチ、１３は制御回路、
１４は入力信号１１を記憶するメモリ、１５はア
ドレスカウンタである。

制御回路１３は、ラツチ１２へのラツチ用クロ
ツク１３Ａと、メモリ１４へのライトパルス１３
Ｂと、アドレスカウンタ１５へのアドレス更新用
クロツク１３Ｃとを出力する。

アドレスカウンタ１５はアドレスバス１５Ａに
よりアドレス信号をメモリ１４に出力する。

一方、第１図の２１は時間測定用クロツク、２
２はカウンタ回路、２３は時間データを記憶する
メモリ、２４は制御回路、２５はアドレスカウン
タである。

制御回路２４は、カウンタ回路２２へのリセツ
ト信号２４Ａと、メモリ２３へのライトパルス２
４Ｂと、アドレスカウンタ２５へのアドレス更新
用クロツク２４Ｃを出力する。

アドレスカウンタ２５は、アドレスバス２５Ａ
によりアドレス信号をメモリ２３に出力する。

すなわち、第１図の１１〜１５で構成する回路
は入力信号１１の記憶用であり、２１〜２５で構
成する回路はクロツク２１のカウント値記憶用で
ある。

このように、従来装置では別々に記憶回路を必
要とするので、次のように多くの部品が必要にな
るという問題がある。

例えば、24ビツトの入力信号１１を1Kワード
分記憶するためには、次のような部品が必要にな
る。

ラツチ１２……４ビツトのラツチ６個、 メモリ１４……1Kワード×４ビツトのRAM6
個、 アドレスカウンタ１５……４ビツトカウンタ３
個。

一方、24ビツトの時間データを測定し、10³回
分記憶する場合を例にとると、次のような部品が
必要になる。

カウンタ回路２２……４ビツトのカウンタ６
個、 メモリ２３……1Kワード×４ビツトのRAM6
個、 アドレスカウンタ２５……４ビツトカウンタ３
個。

(c) 発明の目的 この発明は、第１図のメモリ１４とメモリ２３
を１つのメモリで共用することができるようにす
るとともに、ラツチ１２とカウンタ回路２２を同
じ素子で構成するようにして、小容量のメモリと
カウンタで第１図と同じ機能をもつようにした記
憶装置を提供するものである。

(d) 発明の実施例 この発明による実施例の構成図を第２図に示
す。第２図の３１は制御回路、３２はプログラマ
ブルカウンタ、３３はメモリ、３４はアドレスカ
ウンタである。

プログラマブルカウンタ３２にはラツチモード
とカウンタモードとがあり、ラツチモードのとき
は入力信号１１をメモリ３３に記憶し、カウンタ
モードのときはクロツク２１のカウント値をメモ
リ３３に記憶する。

すなわち、プログラマブルカウンタ３２は、第
１図のラツチ１２とカウンタ回路２２を併合した
ような形になつている。

制御回路３１はクロツク３１Ａ、リセツト信号
３１Ｂおよびモード切換え信号３１Ｃをプログラ
マブルカウンタ３２へ出力し、メモリ３３へライ
トパルス３１Ｄを出力するとともに、アドレス更
新用クロツク３１Ｅをアドレスカウンタ３４へ出
力する。

クロツク３１Ａは入力のクロツク２１と同じも
のである。

モード切換信号３１Ｃにより、プログラマブル
カウンタ３２をラツチモードまたはカウンタモー
ドにする。

第２図のアドレスカウンタ３４は、第１図のア
ドレスカウンタ１５とアドレスカウンタ２５を併
合したような形になつており、アドレスバス３４
Ａによりアドレス信号をメモリ３３に出力する。

プログラマブルカウンタ３２で入力信号１１を
ラツチした後、またはクロツク２１をカウントし
た後、制御回路３１からのライトパルス３１Ｄに
よつて、プログラマブルカウンタ３２のデータは
逐次メモリ３３に記憶される。

第２図の構成で、第１図の例と同じように24ビ
ツトの入力信号１１を1Kワード分記憶する場合
と、24ビツトの時間データを測定し、10³回分記
憶する場合を例にとると、次のような部品があれ
ばよいことになる。

プログラマブルカウンタ３２……４ビツトカウ
ンタ６個、 メモリ３３……1Kワード×４ビツトのRAM6
個。

アドレスカウンタ３４……４ビツトカウンタ３
個。

(c) 発明の効果 この発明によれば、ラツチモードとカウンタモ
ードをもつプログラマブルカウンタを使用するこ
とにより、第１図のような従来装置では必要とし
た部品をほぼ半分に減らすことができるという効
果がある。

【図面の簡単な説明】

第１図は従来装置の構成図の一例を示す図、第
２図はこの発明による実施例の構成図。 １１……入力信号、１２……ラツチ、１３……
制御回路、１４……メモリ、１５……アドレスカ
ウンタ、２１……時間測定用クロツク、２２……
カウンタ回路、２３……メモリ、２４……制御回
路、２５……アドレスカウンタ、３１……制御回
路、３２……プログラマブルカウンタ、３３……
メモリ、３４……アドレスカウンタ。

Claims (1)

1. 【特許請求の範囲】 １ ラツチモードとカウンタモードをもつプログ
   ラマブルカウンタと、前記ラツチモードと前記カ
   ウンタモードを切換える制御回路と、メモリとを
   備え、 ラツチモードのときは複数の論理信号を前記メ
   モリに記憶し、カウンタモードのときは時間デー
   タを前記メモリに記憶することを特徴とする論理
   信号と時間データの記憶装置。