JPS6257255B2 - - Google Patents
Info
- Publication number
- JPS6257255B2 JPS6257255B2 JP57101351A JP10135182A JPS6257255B2 JP S6257255 B2 JPS6257255 B2 JP S6257255B2 JP 57101351 A JP57101351 A JP 57101351A JP 10135182 A JP10135182 A JP 10135182A JP S6257255 B2 JPS6257255 B2 JP S6257255B2
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- mos
- field oxide
- voltage
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000009792 diffusion process Methods 0.000 claims description 17
- 239000004065 semiconductor Substances 0.000 claims description 13
- 230000007547 defect Effects 0.000 claims description 12
- 230000003071 parasitic effect Effects 0.000 claims description 4
- 239000004020 conductor Substances 0.000 claims description 3
- 238000010998 test method Methods 0.000 claims 1
- 238000012360 testing method Methods 0.000 description 11
- 238000005259 measurement Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000007689 inspection Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 238000011179 visual inspection Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000010291 electrical method Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は、MOS型半導体集積回路における
フイールド酸化膜のパターニング欠陥を電気的な
方法により試験するMOS型半導体装置の試験方
法に関する。
フイールド酸化膜のパターニング欠陥を電気的な
方法により試験するMOS型半導体装置の試験方
法に関する。
従来のMOS型半導体集積回路におけるフイー
ルド酸化膜の欠陥を調べる方法はフイールド酸化
膜形成後、主に顕微鏡による目視検査に頼つてい
るのが実情である。したがつて、検査時間が大幅
にかかり、かつ全工程終了時には、フイールド酸
化膜上には多数の膜が形成され、この段階では目
視検査は不可能であつた。
ルド酸化膜の欠陥を調べる方法はフイールド酸化
膜形成後、主に顕微鏡による目視検査に頼つてい
るのが実情である。したがつて、検査時間が大幅
にかかり、かつ全工程終了時には、フイールド酸
化膜上には多数の膜が形成され、この段階では目
視検査は不可能であつた。
この発明は、上記の点にかんがみなされたもの
で、MOS型半導体集積回路の全製造工程終了
後、電気的な方法によりフイールド酸化膜の欠陥
を検出することのできるMOS型半導体装置の試
験方法を提供することを目的とする。
で、MOS型半導体集積回路の全製造工程終了
後、電気的な方法によりフイールド酸化膜の欠陥
を検出することのできるMOS型半導体装置の試
験方法を提供することを目的とする。
以下、この発明のMOS型半導体装置の試験方
法の実施例について図面に基づき説明する。第１
図はその一実施例に適用されるMOS型半導体装
置の平面図である。また、第２図は第１図の―
線の断面図および測定回路系を示し、第３図は
第１図の―線の断面図および測定回路系を示
す。
法の実施例について図面に基づき説明する。第１
図はその一実施例に適用されるMOS型半導体装
置の平面図である。また、第２図は第１図の―
線の断面図および測定回路系を示し、第３図は
第１図の―線の断面図および測定回路系を示
す。
この第２図および第３図において、３１は隣接
する拡散層間に電圧を印加するための直流電源、
３２はゲート電極に電圧を印加するための可変直
流電源、３３は隣接する拡散層間に流れる電流を
検出するための直流電流計である。
する拡散層間に電圧を印加するための直流電源、
３２はゲート電極に電圧を印加するための可変直
流電源、３３は隣接する拡散層間に流れる電流を
検出するための直流電流計である。
この図示の実施例では、２層ポリシリコン構造
の１キヤパシタ、１トランジスタ型のダイナミツ
クランダムアクセスメモリデバイスのメモリセル
部に適用している。しかも、この実施例は、フイ
ールド酸化膜で分離されてその両側に２つのメモ
リセル（MOS構造領域）があり、そのメモリセ
ルのゲート電極（導電体）がフイールド酸化膜上
を通過している場合である。
の１キヤパシタ、１トランジスタ型のダイナミツ
クランダムアクセスメモリデバイスのメモリセル
部に適用している。しかも、この実施例は、フイ
ールド酸化膜で分離されてその両側に２つのメモ
リセル（MOS構造領域）があり、そのメモリセ
ルのゲート電極（導電体）がフイールド酸化膜上
を通過している場合である。
実際の試験においては、試験用に適した配線を
施したチツプをこのメモリセル部のパターンと同
一マスク上に配置してある。このようにすること
により、製造工程には全く変更なく試験を行うこ
とができる。
施したチツプをこのメモリセル部のパターンと同
一マスク上に配置してある。このようにすること
により、製造工程には全く変更なく試験を行うこ
とができる。
さて、第１図ないし第３図において、１はシリ
コン基板、２は膜厚5000〜10000Åのフイールド
酸化膜、３は膜厚200〜1000Åの第１のゲート酸
化膜、４は第１のゲート電極、５は膜厚200〜
1000Åの第２のゲート酸化膜である。この第２の
ゲート酸化膜５上に第２のゲート電極６が形成さ
れている。
コン基板、２は膜厚5000〜10000Åのフイールド
酸化膜、３は膜厚200〜1000Åの第１のゲート酸
化膜、４は第１のゲート電極、５は膜厚200〜
1000Åの第２のゲート酸化膜である。この第２の
ゲート酸化膜５上に第２のゲート電極６が形成さ
れている。
この第１のゲート電極４、第２のゲート電極６
には上記可変直流電源３２の正極を接続するよう
になつている。また、１０１，１０２はそれぞれ
拡散層である。拡散層１０１には直流電流計３３
を介して直流電源３１の正極が接続されるように
なつている。この直流電源３１および可変直流電
源３２の負極は拡散層１０２に接続するようにな
つている。２１はフイールド酸化膜の欠陥を示
す。
には上記可変直流電源３２の正極を接続するよう
になつている。また、１０１，１０２はそれぞれ
拡散層である。拡散層１０１には直流電流計３３
を介して直流電源３１の正極が接続されるように
なつている。この直流電源３１および可変直流電
源３２の負極は拡散層１０２に接続するようにな
つている。２１はフイールド酸化膜の欠陥を示
す。
なお、図示していないが、実際のランダムアク
セスメモリデバイスでは、絶縁膜、金属配線およ
び保護用被膜が具備されている。
セスメモリデバイスでは、絶縁膜、金属配線およ
び保護用被膜が具備されている。
さて、第２図に示すように、フイールド酸化膜
２によつて、アクテイブ領域が隔てられている場
合、このフイールド酸化膜２と第１のゲート電極
４とによつて構成される寄生MOS FETのしきい
値電圧は通常10V以上であり、通常のデバイス動
作電圧の範囲内では、寄生MOS FETは導通しな
い。
２によつて、アクテイブ領域が隔てられている場
合、このフイールド酸化膜２と第１のゲート電極
４とによつて構成される寄生MOS FETのしきい
値電圧は通常10V以上であり、通常のデバイス動
作電圧の範囲内では、寄生MOS FETは導通しな
い。
しかし、第３図のように、フイールド酸化膜２
が形成されていなければ、第１のゲート酸化膜３
と第１のゲート電極４によつて構成されるMOS
FETのしきい値電圧（たとえば、0.5V程度）よ
り高い電圧を第１のゲート電極４に印加するとと
もに、第２のゲート酸化膜５と第２のゲート電極
６によつて構成されるMOS FETのしきい値電圧
（たとえば、0.5V程度）より高い電圧を第２のゲ
ート電極６にそれぞれ可変直流電源３２から印加
すれば、拡散層１０１と１０２は導通する。
が形成されていなければ、第１のゲート酸化膜３
と第１のゲート電極４によつて構成されるMOS
FETのしきい値電圧（たとえば、0.5V程度）よ
り高い電圧を第１のゲート電極４に印加するとと
もに、第２のゲート酸化膜５と第２のゲート電極
６によつて構成されるMOS FETのしきい値電圧
（たとえば、0.5V程度）より高い電圧を第２のゲ
ート電極６にそれぞれ可変直流電源３２から印加
すれば、拡散層１０１と１０２は導通する。
したがつて、拡散層１０１を0V、拡散層１０
２を5V程度にし、第１のゲート電極４および第
２のゲート電極６にたとえば、0Vのような第
1MOS FETおよび第2MOS FETのしきい値電圧
より低い電圧を印加し、拡散層１０１，１０２間
に電流が流れないことを直流電流計３３により確
認する。これは拡散層１０１，１０２間が直接短
絡していないことを確認するためであり、これ
は、この発明のフイールド酸化膜欠陥測定の前作
業である。
２を5V程度にし、第１のゲート電極４および第
２のゲート電極６にたとえば、0Vのような第
1MOS FETおよび第2MOS FETのしきい値電圧
より低い電圧を印加し、拡散層１０１，１０２間
に電流が流れないことを直流電流計３３により確
認する。これは拡散層１０１，１０２間が直接短
絡していないことを確認するためであり、これ
は、この発明のフイールド酸化膜欠陥測定の前作
業である。
第１のゲート電極４および第２のゲート電極６
に、たとえば5Vのような第１ゲートMOS FET
および第２のゲートMOS FETのしきい値電圧よ
りも高くかつフイールド酸化膜寄生MOS FETの
しきい値電圧よりも低い電圧を印加し、拡散層１
０１，１０２間に電流が流れるかどうかを調べ
る。その結果、電流が流れていれば、フイールド
酸化膜２に欠陥２１のあることがわかる。
に、たとえば5Vのような第１ゲートMOS FET
および第２のゲートMOS FETのしきい値電圧よ
りも高くかつフイールド酸化膜寄生MOS FETの
しきい値電圧よりも低い電圧を印加し、拡散層１
０１，１０２間に電流が流れるかどうかを調べ
る。その結果、電流が流れていれば、フイールド
酸化膜２に欠陥２１のあることがわかる。
以上説明したように、上記第１の実施例では、
フイールド酸化膜２のパターニング欠陥を電気的
な方法により、他の欠陥モードと分離して検出す
るので、高速度で正確なフイールド酸化膜２のパ
ターニング欠陥検査が可能である。
フイールド酸化膜２のパターニング欠陥を電気的
な方法により、他の欠陥モードと分離して検出す
るので、高速度で正確なフイールド酸化膜２のパ
ターニング欠陥検査が可能である。
なお、上記第１の実施例では、被試験デバイス
として、２層ポリシリコン構造のMOSダイナミ
ツクRAMのメモリセル部について説明したが、
フイールド酸化膜上に電極を有する構造のMOS
型半導体装置であれば、上記第１の実施例と同様
な効果が得られる。
として、２層ポリシリコン構造のMOSダイナミ
ツクRAMのメモリセル部について説明したが、
フイールド酸化膜上に電極を有する構造のMOS
型半導体装置であれば、上記第１の実施例と同様
な効果が得られる。
以上のように、この発明のMOS型半導体装置
の試験方法によれば、フイールド酸化膜上に電極
を有する構造のMOS型半導体装置の隣接する二
つ以上の拡散層間に電圧をかけ、フイールド酸化
膜およびゲート酸化膜上の電極に電圧を印加して
隣接する拡散層に流れる電流の有無によりフイー
ルド酸化膜の欠陥の有無を試験するようにしたの
で、MOS型半導体装置の全製造工程終了後に電
気的にフイールド酸化膜の欠陥を試験することが
できる。これにともない、多数の他の膜がフイー
ルド酸化膜上にあつても試験が可能となり、従来
の目視による検査に比して、検査時間の大幅な短
縮が可能となるとともに、検査精度が向上するも
のである。
の試験方法によれば、フイールド酸化膜上に電極
を有する構造のMOS型半導体装置の隣接する二
つ以上の拡散層間に電圧をかけ、フイールド酸化
膜およびゲート酸化膜上の電極に電圧を印加して
隣接する拡散層に流れる電流の有無によりフイー
ルド酸化膜の欠陥の有無を試験するようにしたの
で、MOS型半導体装置の全製造工程終了後に電
気的にフイールド酸化膜の欠陥を試験することが
できる。これにともない、多数の他の膜がフイー
ルド酸化膜上にあつても試験が可能となり、従来
の目視による検査に比して、検査時間の大幅な短
縮が可能となるとともに、検査精度が向上するも
のである。
第１図はこの発明のMOS型半導体装置の試験
方法の一実施例に適用されるダイナミツクランダ
ムアクセスメモリデバイスのメモリ部の平面図、
第２図は第１図の―線に沿つて切断して示す
断面図および測定回路系を示す図、第３図は第１
図の―線に沿つて切断して示す断面図および
測定回路系を示す図である。 １…シリコン基板、２…フイールド酸化膜、３
…第１のゲート酸化膜、４…第１のゲート電極、
５…第２のゲート酸化膜、６…第２のゲート電
極、３１…直流電源、３２…可変直流電源、３３
…直流電流計。
方法の一実施例に適用されるダイナミツクランダ
ムアクセスメモリデバイスのメモリ部の平面図、
第２図は第１図の―線に沿つて切断して示す
断面図および測定回路系を示す図、第３図は第１
図の―線に沿つて切断して示す断面図および
測定回路系を示す図である。 １…シリコン基板、２…フイールド酸化膜、３
…第１のゲート酸化膜、４…第１のゲート電極、
５…第２のゲート酸化膜、６…第２のゲート電
極、３１…直流電源、３２…可変直流電源、３３
…直流電流計。
Claims (1)
- 【特許請求の範囲】 １ ゲート酸化膜、ゲート電極および少なくとも
一つの拡散層を有する第１および第２のMOS構
造領域、および前記第１と第２のMOS構造領域
を分離し、表面に導電体を有するフイールド酸化
膜を具備したMOS型半導体装置を準備し、 前記第１および第２のMOS構造領域の拡散層
間に第１の電圧を印加し、 前記第１あるいは第２のMOS構造領域の拡散
層のいずれか一方と、前記第１および第２の
MOS構造領域のゲート電極および前記フイール
ド酸化膜上の導電体との間に、前記第１および第
２のMOS構造のしきい値電圧よりも高く且つフ
イールド酸化膜寄生MOS構造のしきい値電圧よ
りも低い第２の電圧を印加し、 前記第１および第２のMOS構造領域の拡散層
間に流れる電流を検出して、前記フイールド酸化
膜の欠陥を検査することを特徴とするMOS型半
導体装置の試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57101351A JPS58219743A (ja) | 1982-06-15 | 1982-06-15 | Ｍｏｓ型半導体装置の試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57101351A JPS58219743A (ja) | 1982-06-15 | 1982-06-15 | Ｍｏｓ型半導体装置の試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58219743A JPS58219743A (ja) | 1983-12-21 |
| JPS6257255B2 true JPS6257255B2 (ja) | 1987-11-30 |
Family
ID=14298410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57101351A Granted JPS58219743A (ja) | 1982-06-15 | 1982-06-15 | Ｍｏｓ型半導体装置の試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58219743A (ja) |
-
1982
- 1982-06-15 JP JP57101351A patent/JPS58219743A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58219743A (ja) | 1983-12-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6029230B2 (ja) | テスト構造体 | |
| JPS5918863B2 (ja) | 半導体ウェハのための欠陥モニタ構造体 | |
| CN111505478A (zh) | 一种核心超导约瑟夫森结测试装置、测试方法 | |
| US6300647B1 (en) | Characteristic-evaluating storage capacitors | |
| JPH04199651A (ja) | 半導体装置およびその製造方法 | |
| JP4290316B2 (ja) | 配線ショート箇所の検査方法及び検査装置 | |
| JPS6257255B2 (ja) | ||
| JP2943399B2 (ja) | 半導体集積回路 | |
| JP2585556B2 (ja) | 半導体集積回路装置 | |
| US6677608B2 (en) | Semiconductor device for detecting gate defects | |
| KR20000045895A (ko) | 테스트패턴 형성방법 | |
| US7781239B2 (en) | Semiconductor device defect type determination method and structure | |
| JPH0587194B2 (ja) | ||
| TW563220B (en) | Method for picking defected dielectric in semiconductor device | |
| JP2571262B2 (ja) | 絶縁膜の欠陥の検出方法 | |
| JPS63122136A (ja) | 集積回路 | |
| JPS6167238A (ja) | 半導体装置 | |
| KR100265841B1 (ko) | 포토마스크를 이용한 반도체 소자의 공정 모니터 방법 | |
| JP3250215B2 (ja) | プラズマ不均一性の評価方法及び評価装置 | |
| JPH0766263A (ja) | 多層金属配線の接触抵抗測定方法並びに半導体装置及び半導体ウェハ | |
| JPH0645423A (ja) | 半導体装置の試験方法 | |
| de Boer et al. | Wafer Tests of the Pixel Detectors for the Upgrade of the DELPHI Vertex Detector | |
| JPH07120695B2 (ja) | 半導体集積回路の検査装置および検査方法 | |
| KR20030056703A (ko) | 반도체 소자의 전기적 특성 검사방법 | |
| JPS61220350A (ja) | 絶縁性薄膜のピンホ−ル検査方法 |