JPS61220350A - 絶縁性薄膜のピンホ−ル検査方法 - Google Patents
絶縁性薄膜のピンホ−ル検査方法Info
- Publication number
- JPS61220350A JPS61220350A JP60061683A JP6168385A JPS61220350A JP S61220350 A JPS61220350 A JP S61220350A JP 60061683 A JP60061683 A JP 60061683A JP 6168385 A JP6168385 A JP 6168385A JP S61220350 A JPS61220350 A JP S61220350A
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- JP
- Japan
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- thin film
- conductive pattern
- pin
- insulation film
- electron beam
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- Pending
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
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- Power Engineering (AREA)
- Analysing Materials By The Use Of Radiation (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
゛ 〔概要〕
本発明は、導電パターン上に絶縁性薄膜を含む多層薄膜
を真空槽中で形成して薄膜トランジスタマトリックス、
ＥＬ等の素子を製造する際の絶縁性薄膜のピンホール
検査方法を提供するもので。
を真空槽中で形成して薄膜トランジスタマトリックス、
ＥＬ等の素子を製造する際の絶縁性薄膜のピンホール
検査方法を提供するもので。
前記真空槽中で絶縁性薄膜形成後にその表面に電子線を
照射することによって該絶縁性薄膜中のピンホールを検
出する。
照射することによって該絶縁性薄膜中のピンホールを検
出する。
本発明は導電パターンの上に絶縁性薄膜を含む多層薄膜
を真空槽中で形成してなる薄膜トランジスタマトリック
ス、 ＥＬ等の素子の製造途中における短絡検査法に係
シ、特に素子製造工程の初期の段階で検査を行うことの
できる効率の良い検査方法に関する。
を真空槽中で形成してなる薄膜トランジスタマトリック
ス、 ＥＬ等の素子の製造途中における短絡検査法に係
シ、特に素子製造工程の初期の段階で検査を行うことの
できる効率の良い検査方法に関する。
従来この種の素子の短絡検査のため導電パターン上の絶
縁性薄膜のピンホールを検出する検査方法として、次の
各種の方法が採用されている。
縁性薄膜のピンホールを検出する検査方法として、次の
各種の方法が採用されている。
（１） 上部配線パターン完成後電気的チェックを行
って短絡を調べる。
って短絡を調べる。
（２） 絶縁性薄膜形成後に、下地導電パターンのエ
ツチング液に浸してピンホールの拡大を見る。
ツチング液に浸してピンホールの拡大を見る。
（３） 絶縁性薄膜形成後に液晶及び透明導電性基板
を絶縁性薄膜上に配置して電界をかけ、液晶の動的散乱
モードを観察する。
を絶縁性薄膜上に配置して電界をかけ、液晶の動的散乱
モードを観察する。
ところが、これらの従来の方法は次の欠点を有していた
。
。
（１）の方法の場合
工程の最後まで結果が分からないので効率的でない。
（２）の方法の場合
破壊試験でめシネ適当である。
（３）の方法の場合
半破壊試験であると同時に、絶縁性薄膜上に導電性膜が
ある構造では使用できない。
ある構造では使用できない。
本発明は上述の問題点を解決するためのもので第１図に
示すように、多層薄膜を形成する真空槽中で、絶縁性薄
膜形成後にその表面に電子線を照射し、下地の導電パタ
ーンの一部から電気的に信号を読み出して該絶縁性薄膜
のピンホールを検出する。
示すように、多層薄膜を形成する真空槽中で、絶縁性薄
膜形成後にその表面に電子線を照射し、下地の導電パタ
ーンの一部から電気的に信号を読み出して該絶縁性薄膜
のピンホールを検出する。
電気的信号を読み取るための手段として、下地の導電パ
ターンを電流計を介し接地しておけば、絶縁性薄膜にピ
ンホールが存在する場合、該部分に電子線が照射された
ときに電流計に電流が流れ、これによシ、ピンホールの
存在、及び位置を検出することができる。
ターンを電流計を介し接地しておけば、絶縁性薄膜にピ
ンホールが存在する場合、該部分に電子線が照射された
ときに電流計に電流が流れ、これによシ、ピンホールの
存在、及び位置を検出することができる。
以下１図面に関連して本発明の詳細な説明する。
本発明は、真空槽中で少なくとも一層の絶縁性薄膜を含
む多層薄膜を形成する工程を有する素子の作製にあたっ
て、多層薄膜の成膜に同−直空槽内で電子線が容易に使
用し得ること、成膜と同一真空槽中であるため多層薄膜
形成の途中段階でも電子線を使用できること、電子線は
容易にスポット径を絞シかつ走査し得ることを利用し、
絶縁性薄膜形成と同一真空槽内で絶縁性薄膜のピンホー
ルを位置も含めて迅速に検出することのできる効率の良
い非破壊式のピンホール検査法を提供するものでおる。
む多層薄膜を形成する工程を有する素子の作製にあたっ
て、多層薄膜の成膜に同−直空槽内で電子線が容易に使
用し得ること、成膜と同一真空槽中であるため多層薄膜
形成の途中段階でも電子線を使用できること、電子線は
容易にスポット径を絞シかつ走査し得ることを利用し、
絶縁性薄膜形成と同一真空槽内で絶縁性薄膜のピンホー
ルを位置も含めて迅速に検出することのできる効率の良
い非破壊式のピンホール検査法を提供するものでおる。
次にその実施例について説明する。
第１図は本発明の検査方法の実施要領説明図で、第１図
（５）は成膜を開始しようとする状態を示しておシ、成
膜を開始しようとする基板１は真空槽２内で基板ホルダ
３によシ保持されている。基板１の絶縁性表面（図の下
面）には導電パターン４が形成され、基板１を保持する
基板ホルダ６の一方の金属の爪５は導電パターン４の一
端に圧接している。この爪５は電流計６を介し接地され
ている。
（５）は成膜を開始しようとする状態を示しておシ、成
膜を開始しようとする基板１は真空槽２内で基板ホルダ
３によシ保持されている。基板１の絶縁性表面（図の下
面）には導電パターン４が形成され、基板１を保持する
基板ホルダ６の一方の金属の爪５は導電パターン４の一
端に圧接している。この爪５は電流計６を介し接地され
ている。
本発明では、多層薄膜の成膜の途中で、具体的には導電
パターン４上に第１図（６）に示すように絶縁性薄膜７
を形成した時点でピンホールの存在９位置を検出するよ
うになっておシ、この検出は、電子ビーム（電子ａ）８
を基板上で２スタスキヤンすることによシ行われる。こ
のスキャン時に、絶縁性薄膜７に第２図（α）に示すよ
うにピンホール９がある場合、そこに電子ビーム８がく
ると、電流計６に電流が流れてピンホール９の存在がそ
の位置も含めて検出される。
パターン４上に第１図（６）に示すように絶縁性薄膜７
を形成した時点でピンホールの存在９位置を検出するよ
うになっておシ、この検出は、電子ビーム（電子ａ）８
を基板上で２スタスキヤンすることによシ行われる。こ
のスキャン時に、絶縁性薄膜７に第２図（α）に示すよ
うにピンホール９がある場合、そこに電子ビーム８がく
ると、電流計６に電流が流れてピンホール９の存在がそ
の位置も含めて検出される。
ところで、素子構造上第２図（６）に示すように絶縁性
薄膜７０城面に導体または半導体の薄膜１０が形成され
る場合、この薄膜１０を上述と同様に電子ビーム８でス
キャンしても、ピンホール９以外の部分をスキャンする
ときも電流計６が信号を検出してしまうのでピンホール
検出は不可能である。
薄膜７０城面に導体または半導体の薄膜１０が形成され
る場合、この薄膜１０を上述と同様に電子ビーム８でス
キャンしても、ピンホール９以外の部分をスキャンする
ときも電流計６が信号を検出してしまうのでピンホール
検出は不可能である。
本発明は、このような素子の場合でも、成膜の途中（絶
縁性薄膜７形成後）で該薄膜７をスキャンすることによ
シビンホール検出を可能とするもので、この場合の電子
ビーム８によるスキャンは、上述のように薄膜７を含む
多層薄膜形成と同一の真空槽２中で行うことができる。
縁性薄膜７形成後）で該薄膜７をスキャンすることによ
シビンホール検出を可能とするもので、この場合の電子
ビーム８によるスキャンは、上述のように薄膜７を含む
多層薄膜形成と同一の真空槽２中で行うことができる。
上述の説明では電子線（電子ビーム）をスキャンする例
について述べたが、基板全面にワンショットで電子線照
射を行っても良いことは勿論である。このようにワンシ
ロット照射を行う方法は、検出のための時間を短縮して
基板内に不良（ピンホール）が有るか無いかという情報
のみを簡便に知シたいときに有効である。
について述べたが、基板全面にワンショットで電子線照
射を行っても良いことは勿論である。このようにワンシ
ロット照射を行う方法は、検出のための時間を短縮して
基板内に不良（ピンホール）が有るか無いかという情報
のみを簡便に知シたいときに有効である。
以上述べたように、本発明によれば、素子製造の初期に
短絡の原因となるピンホールを位置まで正確に検出する
ことができるので、修正らるいは不良基板早期選別が可
能となシ、高信頼化、低コスト化の面で優れた効果を奏
することが可能である。
短絡の原因となるピンホールを位置まで正確に検出する
ことができるので、修正らるいは不良基板早期選別が可
能となシ、高信頼化、低コスト化の面で優れた効果を奏
することが可能である。
第１図（ｕ） 、 （６）は本発明の実施例の検査方法
実施要領説明図、 第２図−）、（６）は同電子線照射時期比較説明図で、
図中、 １は基板、 ２は真空槽。 ３は基板ホルダ、 ４は導電パターン、 ６は電流計、 ７は絶縁性薄膜、 ８は電子ビーム（電子線）、 ９はピンホールである。
実施要領説明図、 第２図−）、（６）は同電子線照射時期比較説明図で、
図中、 １は基板、 ２は真空槽。 ３は基板ホルダ、 ４は導電パターン、 ６は電流計、 ７は絶縁性薄膜、 ８は電子ビーム（電子線）、 ９はピンホールである。
Claims (1)
- 【特許請求の範囲】 基板の絶縁性表面上に導電パターンを被着し、その上に
少なくとも１層は絶縁性薄膜からなる多層薄膜を真空槽
中で形成する工程を含む素子製造工程において、 前記真空槽内で、前記絶縁性薄膜形成後にその表面に電
子線を照射し、前記導電パターンの一部から電気的に信
号を読み出して該絶縁性薄膜のピンホールを検出するこ
とを特徴とする絶縁性薄膜のピンホール検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60061683A JPS61220350A (ja) | 1985-03-26 | 1985-03-26 | 絶縁性薄膜のピンホ−ル検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60061683A JPS61220350A (ja) | 1985-03-26 | 1985-03-26 | 絶縁性薄膜のピンホ−ル検査方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61220350A true JPS61220350A (ja) | 1986-09-30 |
Family
ID=13178305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60061683A Pending JPS61220350A (ja) | 1985-03-26 | 1985-03-26 | 絶縁性薄膜のピンホ−ル検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61220350A (ja) |
-
1985
- 1985-03-26 JP JP60061683A patent/JPS61220350A/ja active Pending
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