JPS6253733U - - Google Patents

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JPS6253733U
JPS6253733U JP12751086U JP12751086U JPS6253733U JP S6253733 U JPS6253733 U JP S6253733U JP 12751086 U JP12751086 U JP 12751086U JP 12751086 U JP12751086 U JP 12751086U JP S6253733 U JPS6253733 U JP S6253733U
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JP
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instruction
interrupt
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counter
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JP12751086U
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Description

【図面の簡単な説明】
第１図は従来例の概略説明図、第２図ａ，ｂは
従来例の構成ａと命令データ形式ｂ、第３図は本
考案の原理説明図、第４図ａ，ｂは本考案の実施
例の構成ａと命令データ形式ｂを示し、図中、１
はフリツプフロツプ、２はアドレスレジスタ、３
はカウンタ、４は固定メモリ（ＲＯＭ）、５は命
令読出しレジスタ、６はデコーダ、７は演算回路
、８１〜８３はレジスタ、１０はスタツクメモリ
、１１はタイミング制御回路、１２はＡＮＤ回路
を示す。

Claims (1)

    【実用新案登録請求の範囲】
  1. 命令データをアドレスカウンタにより順次デー
    タを読出し命令読出しレジスタに一旦格納してお
    き、この内容に基づき命令を実行する際、ｎ−１
    番地で割込み発生時前記アドレスカウンタのｎ番
    地のアドレスを別のメモリにスタツクしておく処
    理装置において、ｎ番地の命令データの最初に設
    けた割込み信号により前記命令読出しレジスタを
    ｎ番地実行中の所定タイミングでクリアする論理
    積手段を設け、ｎ番地を非動作として割込み命令
    を実行し、その終了後前記スタツクされたｎ番地
    のメモリ内容により動作を続行するようにしたこ
    とを特徴とする割込み発生処理装置。
JP12751086U 1986-08-21 1986-08-21 Pending JPS6253733U (ja)

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JP12751086U JPS6253733U (ja) 1986-08-21 1986-08-21

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JP12751086U JPS6253733U (ja) 1986-08-21 1986-08-21

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JPS6253733U true JPS6253733U (ja) 1987-04-03

Family

ID=31022331

Family Applications (1)

Application Number Title Priority Date Filing Date
JP12751086U Pending JPS6253733U (ja) 1986-08-21 1986-08-21

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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS503551A (ja) * 1973-05-14 1975-01-14

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS503551A (ja) * 1973-05-14 1975-01-14

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