JPS60158249U - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS60158249U JPS60158249U JP4292484U JP4292484U JPS60158249U JP S60158249 U JPS60158249 U JP S60158249U JP 4292484 U JP4292484 U JP 4292484U JP 4292484 U JP4292484 U JP 4292484U JP S60158249 U JPS60158249 U JP S60158249U
- Authority
- JP
- Japan
- Prior art keywords
- register
- information processing
- stack
- value
- processing equipment
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Storage Device Security (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
第１図は従来の情報処理装置におけるスタックポインタ
の構成図を示している。 １・・・・・・スタック制御部、２・・・・・・スタッ
クポインタ、３・・・・・・スタック領域、４−−−−
−−メモリ。 第２図は本考案の情報処理装置におけるスタック管理部
の構成図を示している。 １、２．３．４・・・・・・第１図に同じ、５・・・・
・・スタック下限レジスタ、６・・・・・・スタック上
限レジスタ、７・・・・・・スタックコンパレータ、８
・・・・・・スタックエラー信号、９・−・スタック下
限（ＳＬＬ）で指されるメモリ、１０・・・・・・スタ
ック上限（ＳＵＬ）で指されるメモリ。 第３図は本考案の情報処理装置の一実施例のブロック図
である。 １・・・・・・割り込み制御部、２・・・・・・インス
トラクションレジスタ、３・・・・・・インストラクシ
ョンデコーダ、４・・・・・・アキュームレータ、５・
・・・・・テンポラリレジスタ、６・・・・・・算術演
算部、７・・・・・・フラグレジスタ、８・・・・・・
汎用レジスタ群、９・・・・・・プログラムカウンタ、
１０・・・・・・スタックポインタ、１１・・・・・・
スタック下限レジスタ、１２・・・・・・スタック上限
レジスタ、１３・・・・・・スタックコンパレータ、１
４・・・・・・タイミング制御部、１５・・・・・・デ
ータバスバッファ、１６・・・・・・データバス、１７
・・・・・・インクリメンタ、ディクリメンタ、ラッチ
、１８・・・・・・アドレスバッファ、１９・・・・・
・アドレスバス、２０・・・・・・内部バス。
の構成図を示している。 １・・・・・・スタック制御部、２・・・・・・スタッ
クポインタ、３・・・・・・スタック領域、４−−−−
−−メモリ。 第２図は本考案の情報処理装置におけるスタック管理部
の構成図を示している。 １、２．３．４・・・・・・第１図に同じ、５・・・・
・・スタック下限レジスタ、６・・・・・・スタック上
限レジスタ、７・・・・・・スタックコンパレータ、８
・・・・・・スタックエラー信号、９・−・スタック下
限（ＳＬＬ）で指されるメモリ、１０・・・・・・スタ
ック上限（ＳＵＬ）で指されるメモリ。 第３図は本考案の情報処理装置の一実施例のブロック図
である。 １・・・・・・割り込み制御部、２・・・・・・インス
トラクションレジスタ、３・・・・・・インストラクシ
ョンデコーダ、４・・・・・・アキュームレータ、５・
・・・・・テンポラリレジスタ、６・・・・・・算術演
算部、７・・・・・・フラグレジスタ、８・・・・・・
汎用レジスタ群、９・・・・・・プログラムカウンタ、
１０・・・・・・スタックポインタ、１１・・・・・・
スタック下限レジスタ、１２・・・・・・スタック上限
レジスタ、１３・・・・・・スタックコンパレータ、１
４・・・・・・タイミング制御部、１５・・・・・・デ
ータバスバッファ、１６・・・・・・データバス、１７
・・・・・・インクリメンタ、ディクリメンタ、ラッチ
、１８・・・・・・アドレスバッファ、１９・・・・・
・アドレスバス、２０・・・・・・内部バス。
Claims (1)
- サブルーチン機能やレジスタ開放時にプログラムカウン
タの値や、レジスタの値をポインタで参照されるメモリ
ヘ一時的に退避させることのできる情報処理装置におい
て、上記メモリのアドレスの上限および下限設定用のレ
ジスタを設け、前記ポインタの値と前記上下限設定用レ
ジスタの値とを比較することを特徴とする情報処理装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4292484U JPS60158249U (ja) | 1984-03-26 | 1984-03-26 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4292484U JPS60158249U (ja) | 1984-03-26 | 1984-03-26 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60158249U true JPS60158249U (ja) | 1985-10-21 |
Family
ID=30554113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4292484U Pending JPS60158249U (ja) | 1984-03-26 | 1984-03-26 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60158249U (ja) |
-
1984
- 1984-03-26 JP JP4292484U patent/JPS60158249U/ja active Pending
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