JPS6253082B2 - - Google Patents
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- JPS6253082B2 JPS6253082B2 JP8494880A JP8494880A JPS6253082B2 JP S6253082 B2 JPS6253082 B2 JP S6253082B2 JP 8494880 A JP8494880 A JP 8494880A JP 8494880 A JP8494880 A JP 8494880A JP S6253082 B2 JPS6253082 B2 JP S6253082B2
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- 238000010168 coupling process Methods 0.000 claims description 11
- 238000005859 coupling reaction Methods 0.000 claims description 11
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- 238000003199 nucleic acid amplification method Methods 0.000 claims description 8
- 230000000295 complement effect Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/26—Push-pull amplifiers; Phase-splitters therefor
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は増幅回路に関し、特に相補対称的（コ
ンプリメンタリ）に構成されてプツシユプル動作
をなす増幅回路の電源供給方式に関する。
ンプリメンタリ）に構成されてプツシユプル動作
をなす増幅回路の電源供給方式に関する。
共通の入力信号を増幅すべく互いに相補対称的
に構成されて、例えばＡ級のプツシユプル動作を
行う増幅回路を第１図に示す。図においては、第
１の増幅器１と、この増幅器と相補対称な第２の
増幅器２とより成つており、第１の増幅器１はエ
ミツタフオロワ構成のPNP型トランジスタQ1の
エミツタ出力をベース入力とするNPN型トラン
ジスタQ2を有し、このトランジスタQ2のエミツ
タはエミツタ抵抗R1を介して負電源−B3へ接続
されている。入力トランジスタQ1のコレクタは
負電源−B2へ直結されており、両トランジスタ
Q1，Q2へそれぞれ一定比の電流I1及びI2を供給す
べく例えばカレントミラー回路３が設けられてい
る。
に構成されて、例えばＡ級のプツシユプル動作を
行う増幅回路を第１図に示す。図においては、第
１の増幅器１と、この増幅器と相補対称な第２の
増幅器２とより成つており、第１の増幅器１はエ
ミツタフオロワ構成のPNP型トランジスタQ1の
エミツタ出力をベース入力とするNPN型トラン
ジスタQ2を有し、このトランジスタQ2のエミツ
タはエミツタ抵抗R1を介して負電源−B3へ接続
されている。入力トランジスタQ1のコレクタは
負電源−B2へ直結されており、両トランジスタ
Q1，Q2へそれぞれ一定比の電流I1及びI2を供給す
べく例えばカレントミラー回路３が設けられてい
る。
このミラー回路３は互いにベースが共通接続さ
れたNPNトランジスタQ3，Q4と各エミツタ抵抗
R2，R3より成り、トランジスタQ4がダイオード
構成となつて、各エミツタ抵抗R2，R3の選択に
よりトランジスタQ1，Q2への供給電流比I1／I2が
所望の一定値に選定される。そしてトランジスタ
Q4のエミツタ抵抗R2の両端電圧を出力ＶOUT−１
としている。
れたNPNトランジスタQ3，Q4と各エミツタ抵抗
R2，R3より成り、トランジスタQ4がダイオード
構成となつて、各エミツタ抵抗R2，R3の選択に
よりトランジスタQ1，Q2への供給電流比I1／I2が
所望の一定値に選定される。そしてトランジスタ
Q4のエミツタ抵抗R2の両端電圧を出力ＶOUT−１
としている。
第１の増幅器１とコンプリメンタリな第２の増
幅器２においてはトランジスタQ5〜Q8の各々が
トランジスタQ1〜Q4の各々に対してコンプリメ
ンタリな素子となつており、各素子間の接続は増
幅器１と同等構成とされている。そしてトランジ
スタQ7，Q8とエミツタ抵抗R5，R6とにより電流
供給手段としてのカレントミラー回路４が構成さ
れてトランジスタQ5，Q6へ一定比の関係にある
電流I3，I4を夫々供給している。
幅器２においてはトランジスタQ5〜Q8の各々が
トランジスタQ1〜Q4の各々に対してコンプリメ
ンタリな素子となつており、各素子間の接続は増
幅器１と同等構成とされている。そしてトランジ
スタQ7，Q8とエミツタ抵抗R5，R6とにより電流
供給手段としてのカレントミラー回路４が構成さ
れてトランジスタQ5，Q6へ一定比の関係にある
電流I3，I4を夫々供給している。
かゝる構成において、１導電型の入力トランジ
スタQ1，Q5のＶBE（ベース・エミツタ間電圧）
を逆導電型の増幅トランジスタQ2，Q6に一定比
の電流を供給することによりこのトランジスタ
Q2，Q6のＶBEにて打消し、結果として出力ＶOUT
−１（ＶOUT−２）にはトランジスタのＶBEに無
関係な増幅信号を得て無歪出力を導出するように
して、増幅度の低下や発振の危険性を有する負帰
還回路を排除したものである。
スタQ1，Q5のＶBE（ベース・エミツタ間電圧）
を逆導電型の増幅トランジスタQ2，Q6に一定比
の電流を供給することによりこのトランジスタ
Q2，Q6のＶBEにて打消し、結果として出力ＶOUT
−１（ＶOUT−２）にはトランジスタのＶBEに無
関係な増幅信号を得て無歪出力を導出するように
して、増幅度の低下や発振の危険性を有する負帰
還回路を排除したものである。
しかしながら、かゝる構成においては各回路電
源ラインに信号（交流）電流が流れるから、電源
電圧が当該電流に対して直線的に変化する特性で
あれば利得誤差を生ずるだけであるが、非直線性
を有すれば歪の発生原因となつてしまう。特にト
ランジスタQ2とQ6の各エミツタ電位と、電源電
圧±B3との電位差によつて回路の信号電流が決
定されるために当該電源±B3の非直線的変化は
信号歪に大きく影響してトランジスタのＶBE歪を
なくした回路特性のメリツトが消失してしまうこ
とになる。
源ラインに信号（交流）電流が流れるから、電源
電圧が当該電流に対して直線的に変化する特性で
あれば利得誤差を生ずるだけであるが、非直線性
を有すれば歪の発生原因となつてしまう。特にト
ランジスタQ2とQ6の各エミツタ電位と、電源電
圧±B3との電位差によつて回路の信号電流が決
定されるために当該電源±B3の非直線的変化は
信号歪に大きく影響してトランジスタのＶBE歪を
なくした回路特性のメリツトが消失してしまうこ
とになる。
更にはＡ級プツシユプル動作のためには、６電
源が必要となつて経済的でない欠点がある。
源が必要となつて経済的でない欠点がある。
従つて、本発明は電源ラインへの信号電流の流
入を可能な限り減少せしめて信号歪の抑圧をなす
と共に回路電源の削減をも図り得るようにしたＡ
級コンプリメンタリプツシユプル増幅回路を提供
することである。
入を可能な限り減少せしめて信号歪の抑圧をなす
と共に回路電源の削減をも図り得るようにしたＡ
級コンプリメンタリプツシユプル増幅回路を提供
することである。
本発明の増幅回路は、第１電源ライン＋B1
と、この第１電源ラインの電圧より絶対値におい
て低電圧でかつ逆極性の少くとも１つの第２電源
ライン−B2，−B3と、所定入力信号がベースに印
加された第１トランジスタ及び該第１トランジス
タの出力をベース入力とする第２トランジスタか
らなる第１増幅手段(1)と、第１及び第２トランジ
スタに第１及び第２電源ライン間において一定比
の電流を供給する第１電流供給手段(3)と、第１電
源ライン＋B1の電圧と絶対値が略等しく逆極性
の第３電源ライン−B1と、第２電源ライン−
B2，−B3の電圧と絶縁値が略等しく逆極性の少く
とも１つの第４電源ライン＋B2，＋B3と、所定入
力信号がベースに印加された第３トランジスタ及
び該第３トランジスタの出力をベース入力とする
第４トランジスタからなる第２増幅手段と、第３
及び第４トランジスタに第３及び４電源ライン間
において一定比の電流を供給する第２電流供給手
段(4)と、第１及び第４電源ライン間、第２及び第
３電源ライン間を夫々交流的に結合する結合手段
とを含むことを特徴としている。
と、この第１電源ラインの電圧より絶対値におい
て低電圧でかつ逆極性の少くとも１つの第２電源
ライン−B2，−B3と、所定入力信号がベースに印
加された第１トランジスタ及び該第１トランジス
タの出力をベース入力とする第２トランジスタか
らなる第１増幅手段(1)と、第１及び第２トランジ
スタに第１及び第２電源ライン間において一定比
の電流を供給する第１電流供給手段(3)と、第１電
源ライン＋B1の電圧と絶対値が略等しく逆極性
の第３電源ライン−B1と、第２電源ライン−
B2，−B3の電圧と絶縁値が略等しく逆極性の少く
とも１つの第４電源ライン＋B2，＋B3と、所定入
力信号がベースに印加された第３トランジスタ及
び該第３トランジスタの出力をベース入力とする
第４トランジスタからなる第２増幅手段と、第３
及び第４トランジスタに第３及び４電源ライン間
において一定比の電流を供給する第２電流供給手
段(4)と、第１及び第４電源ライン間、第２及び第
３電源ライン間を夫々交流的に結合する結合手段
とを含むことを特徴としている。
結合手段の実施態様としては容量及び抵抗素子
の並列接続回路にて構成し、第２及び第４電源ラ
インへの直流及び交流電流をすべてこの結合手段
から供給して、第２及び第４電源ライン用の電圧
源を省略し得ると共に、電源ラインの電流変化を
抑圧し得ることになる。
の並列接続回路にて構成し、第２及び第４電源ラ
インへの直流及び交流電流をすべてこの結合手段
から供給して、第２及び第４電源ライン用の電圧
源を省略し得ると共に、電源ラインの電流変化を
抑圧し得ることになる。
以下、図面を用いて本発明を説明する。
第２図は本発明の一実施例の回路図であり、第
１図と同等部分は同一符号にて示している。図に
おいて、第１の増幅器１の増幅用トランジスタ
Q1，Q2のための正電圧源＋B1が電源インピーダ
ンスR7を介してカレントミラー回路３の電源ラ
イン１０に印加されており、この電圧より低い負
電圧源−B2及び−B3が各電源インピーダンス
R8，R9を介して夫々電源ライン１１，１２へ供
給されて増幅用トランジスタQ1のコレクタ及び
トランジスタQ2のエミツタ側へ印加されてい
る。
１図と同等部分は同一符号にて示している。図に
おいて、第１の増幅器１の増幅用トランジスタ
Q1，Q2のための正電圧源＋B1が電源インピーダ
ンスR7を介してカレントミラー回路３の電源ラ
イン１０に印加されており、この電圧より低い負
電圧源−B2及び−B3が各電源インピーダンス
R8，R9を介して夫々電源ライン１１，１２へ供
給されて増幅用トランジスタQ1のコレクタ及び
トランジスタQ2のエミツタ側へ印加されてい
る。
第１の増幅器１とコンプリメンタリな第２の増
幅器２のトランジスタQ5，Q6のための負電圧源
−B1が電源インピーダンスR10を介してカレント
ミラー回路４の電源ライン１３へ印加されてお
り、また正電圧源＋B2，＋B3が各電源インピーダ
ンスR11及びR12を夫々介して電源ライン１４，１
５へ供給されてトランジスタQ5のコレクタ及び
トランジスタQ6のエミツタ側へ印加されてい
る。そして各電源電圧は｜＋B1｜＝｜−B1｜、
｜＋B2｜＝｜−B2｜、｜＋B3｜＝｜−B3｜、＋B1
＞＋B2、＋B1＞＋B3となるように選定されてい
る。
幅器２のトランジスタQ5，Q6のための負電圧源
−B1が電源インピーダンスR10を介してカレント
ミラー回路４の電源ライン１３へ印加されてお
り、また正電圧源＋B2，＋B3が各電源インピーダ
ンスR11及びR12を夫々介して電源ライン１４，１
５へ供給されてトランジスタQ5のコレクタ及び
トランジスタQ6のエミツタ側へ印加されてい
る。そして各電源電圧は｜＋B1｜＝｜−B1｜、
｜＋B2｜＝｜−B2｜、｜＋B3｜＝｜−B3｜、＋B1
＞＋B2、＋B1＞＋B3となるように選定されてい
る。
更に、電源ライン１０と１４及びライン１０と
１５との間には容量素子C1及びC2が夫々接続さ
れてこれら両電源ライン１０と１４及び１０と１
５との間を交流結合している。同じく電源ライン
１３と１１及び１３と１２との間には容量素子
C3及びC4が夫々設けられて交流結合を行つてい
る。
１５との間には容量素子C1及びC2が夫々接続さ
れてこれら両電源ライン１０と１４及び１０と１
５との間を交流結合している。同じく電源ライン
１３と１１及び１３と１２との間には容量素子
C3及びC4が夫々設けられて交流結合を行つてい
る。
かゝる構成において、共通の入力信号ＶINに応
じて各トランジスタQ1，Q2及びQ5，Q6に流れる
交流信号を考えるに、入力信号ＶINが例えば正方
向に増大した場合、トランジスタQ1のエミツタ
ラインは同様に正方向に増大してトランジスタ
Q2のベース電位を上昇せしめるからトランジス
タQ2の電流は増大する。従つて、この増大電流
がトランジスタQ4及びQ3より成るカレントミラ
ー回路３によりトランジスタQ1へ伝達されカレ
ントミラー比に応じた増大電流をトランジスタ
Q1へ供給することになる。
じて各トランジスタQ1，Q2及びQ5，Q6に流れる
交流信号を考えるに、入力信号ＶINが例えば正方
向に増大した場合、トランジスタQ1のエミツタ
ラインは同様に正方向に増大してトランジスタ
Q2のベース電位を上昇せしめるからトランジス
タQ2の電流は増大する。従つて、この増大電流
がトランジスタQ4及びQ3より成るカレントミラ
ー回路３によりトランジスタQ1へ伝達されカレ
ントミラー比に応じた増大電流をトランジスタ
Q1へ供給することになる。
一方、コンプリメンタリなトランジスタQ5，
Q6においては、入力ＶINの正方向増大に対して
各トランジスタQ5，Q6への流入電流は減少する
ように動作するから、交流信号電流成分に関して
は、第１及び第２の増幅器１及び２においては互
いに逆相の関係にあることが判る。そして入力段
トランジスタQ5，Q1の信号電流は電源インピー
ダンスR11，R8とコンデンサC1，C3の比に応じて
分流し同様に２段目トランジスタQ2，Q6に流れ
る信号電流もインピーダンスR12，R9とコンデン
サC2，C4に分流することになる。従つて、電源
インピーダンスR11，R12やR8，R9に流れる電流
変化は減少すると共に、電源インピーダンス
R7，R10に流れる信号電流は互いに逆相電流が加
算されるからこれまた減少することになる。よつ
て、電流インピーダンスによる悪影響は小さくし
得るものである。
Q6においては、入力ＶINの正方向増大に対して
各トランジスタQ5，Q6への流入電流は減少する
ように動作するから、交流信号電流成分に関して
は、第１及び第２の増幅器１及び２においては互
いに逆相の関係にあることが判る。そして入力段
トランジスタQ5，Q1の信号電流は電源インピー
ダンスR11，R8とコンデンサC1，C3の比に応じて
分流し同様に２段目トランジスタQ2，Q6に流れ
る信号電流もインピーダンスR12，R9とコンデン
サC2，C4に分流することになる。従つて、電源
インピーダンスR11，R12やR8，R9に流れる電流
変化は減少すると共に、電源インピーダンス
R7，R10に流れる信号電流は互いに逆相電流が加
算されるからこれまた減少することになる。よつ
て、電流インピーダンスによる悪影響は小さくし
得るものである。
第３図は本発明の他の実施例を示す回路図であ
り第２図と同等部分は同一符号により示されてい
る。本例においては、電源±B2，±B3を省略し
て、交流結合コンデンサC1，C2，C3及びC4に
夫々並列に抵抗素子R13，R14，R15及びR16を接続
し、これら並列回路により各増幅用トランジスタ
への直流及び交流電流を全て供給するようにした
ものである。抵抗R13〜R16を適当に選定すること
により電圧±B1を所望にドロツプせしめて第２
図の±B2，±B3を得るようにしている。本例にお
いても、第２図と同様に電源ライン１０，１３に
おける信号電流が打消されて電源インピーダンス
の影響は無視しうるものとなる。
り第２図と同等部分は同一符号により示されてい
る。本例においては、電源±B2，±B3を省略し
て、交流結合コンデンサC1，C2，C3及びC4に
夫々並列に抵抗素子R13，R14，R15及びR16を接続
し、これら並列回路により各増幅用トランジスタ
への直流及び交流電流を全て供給するようにした
ものである。抵抗R13〜R16を適当に選定すること
により電圧±B1を所望にドロツプせしめて第２
図の±B2，±B3を得るようにしている。本例にお
いても、第２図と同様に電源ライン１０，１３に
おける信号電流が打消されて電源インピーダンス
の影響は無視しうるものとなる。
本発明によれば信号電流が電源ラインに流入す
ることによる電源変動を著しく抑圧して歪の発生
を防止し得ることになると共に、電源の削減が図
れて低コストとなる。また複数個の増幅段に共通
の電源を用いる場合にも増幅段間のクロストーク
が減少して性能向上が期待できる。
ることによる電源変動を著しく抑圧して歪の発生
を防止し得ることになると共に、電源の削減が図
れて低コストとなる。また複数個の増幅段に共通
の電源を用いる場合にも増幅段間のクロストーク
が減少して性能向上が期待できる。
尚、上記における回路例はこれに限定されるも
のではなく種々の改変が可能である。
のではなく種々の改変が可能である。
第１図は従来の増幅回路の例を示す図、第２図
及び第３図は本発明の実施例を夫々示す回路図で
ある。 主要部分の符号の説明、１……第１の増幅器、
２……第２の増幅器、１０〜１５……電源ライ
ン、Q1，Q2，Q5，Q6……増幅用トランジスタ。
及び第３図は本発明の実施例を夫々示す回路図で
ある。 主要部分の符号の説明、１……第１の増幅器、
２……第２の増幅器、１０〜１５……電源ライ
ン、Q1，Q2，Q5，Q6……増幅用トランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 第１電源ラインと、この第１電源ラインの電
圧よりも絶対値において低電圧でかつ逆極性の少
くとも１つの第２電源ラインと、所定入力信号が
ベースに印加された第１トランジスタ及び前記第
１トランジスタの出力をベース入力とする第２ト
ランジスタからなる第１増幅手段と、前記第１及
び第２トランジスタに前記第１及び第２電源ライ
ン間において一定比の電流を供給する第１電流供
給手段と、前記第１電源ラインの電圧と絶対値が
略等しく逆極性の第３電源ラインと、前記第２電
源ラインの電圧と絶対値が略等しく逆極性の少く
とも１つの第４電源ラインと、前記入力信号がベ
ースに印加された第３トランジスタ及び前記第３
トランジスタの出力をベース入力とする第４トラ
ンジスタからなる第２増幅手段と、前記第３及び
第４トランジスタに前記第３及び第４電源ライン
間において一定比の電流を供給する第２電流供給
手段と、前記第１及び第４電源ライン間更には前
記第２及び第３電源ライン間を夫々交流的に結合
する結合手段とを含むことを特徴とする増幅回
路。 ２ 前記結合手段の各々は容量素子から成りこれ
ら各容量素子を介して前記第１及び第２増幅手段
の各増幅用トランジスタへ交流信号電流の少くと
も１部を供給するようにしたことを特徴とする特
許請求の範囲第１項記載の増幅回路。 ３ 前記結合手段の各々は容量素子及び抵抗素子
の並列接続回路より成り、これら結合手段を介し
て前記第１及び第２増幅手段の各増幅用トランジ
スタへ直流及び交流電流をすべて供給するように
したことを特徴とする特許請求の範囲第１項記載
の増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8494880A JPS5710508A (en) | 1980-06-23 | 1980-06-23 | Amplifying circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8494880A JPS5710508A (en) | 1980-06-23 | 1980-06-23 | Amplifying circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5710508A JPS5710508A (en) | 1982-01-20 |
| JPS6253082B2 true JPS6253082B2 (ja) | 1987-11-09 |
Family
ID=13844853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8494880A Granted JPS5710508A (en) | 1980-06-23 | 1980-06-23 | Amplifying circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5710508A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0233681U (ja) * | 1988-08-25 | 1990-03-02 |
-
1980
- 1980-06-23 JP JP8494880A patent/JPS5710508A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0233681U (ja) * | 1988-08-25 | 1990-03-02 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5710508A (en) | 1982-01-20 |
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