JPS6252902B2 - - Google Patents
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- Publication number
- JPS6252902B2 JPS6252902B2 JP57195527A JP19552782A JPS6252902B2 JP S6252902 B2 JPS6252902 B2 JP S6252902B2 JP 57195527 A JP57195527 A JP 57195527A JP 19552782 A JP19552782 A JP 19552782A JP S6252902 B2 JPS6252902 B2 JP S6252902B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- address
- address register
- error
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Detection And Correction Of Errors (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明はバツフアストレージの読出しサイクル
と読出しデータを要求元に送るサイクルがオーバ
ラツプしてパイプライン動作する情報処理装置に
係り、特にバツフアストレージのデータを読出し
た時にエラーが発生した場合の情報処理装置に於
けるエラー処理方式に関する。
と読出しデータを要求元に送るサイクルがオーバ
ラツプしてパイプライン動作する情報処理装置に
係り、特にバツフアストレージのデータを読出し
た時にエラーが発生した場合の情報処理装置に於
けるエラー処理方式に関する。
(b) 従来技術と問題点
バツフアストレージの読出しサイクルと読出し
データを要求元に送るサイクルがオーバラツプし
てパイプライン動作する情報処理装置はバツフア
ストレージからデータを読出し要求元に送出する
場合、ECC回路を経て送出するため該データは
エラー訂正されたものであるが、該ECC回路の
遅延時間が無視出来ぬものとなつてきている。又
エラーが検出された場合、バツフアストレージの
該当するアドレスのデータを修正する必要がある
が、該アドレスを保持するレジスタのアドレスデ
ータを取り込むための制御方式が複雑となる等の
欠点がある。
データを要求元に送るサイクルがオーバラツプし
てパイプライン動作する情報処理装置はバツフア
ストレージからデータを読出し要求元に送出する
場合、ECC回路を経て送出するため該データは
エラー訂正されたものであるが、該ECC回路の
遅延時間が無視出来ぬものとなつてきている。又
エラーが検出された場合、バツフアストレージの
該当するアドレスのデータを修正する必要がある
が、該アドレスを保持するレジスタのアドレスデ
ータを取り込むための制御方式が複雑となる等の
欠点がある。
(c) 発明の目的
本発明の目的は上記の欠点を除くため、バツフ
アストレージより読出されたデータはECC回路
を通さずに要求元へ送出し、ECC回路でエラー
が検出された時、訂正したデータを要求元へ送出
すると共に該エラーデータのアドレスデータによ
りバツフアストレージのデータも修正する様にし
た情報処理装置に於けるエラー処理方式を提供す
ることにある。又更に該エラーデータのアドレス
データをフエーリングストレージ・アドレスレジ
スタに記憶させることも可能とした情報処理装置
に於けるエラー処理方式を提供することにある。
アストレージより読出されたデータはECC回路
を通さずに要求元へ送出し、ECC回路でエラー
が検出された時、訂正したデータを要求元へ送出
すると共に該エラーデータのアドレスデータによ
りバツフアストレージのデータも修正する様にし
た情報処理装置に於けるエラー処理方式を提供す
ることにある。又更に該エラーデータのアドレス
データをフエーリングストレージ・アドレスレジ
スタに記憶させることも可能とした情報処理装置
に於けるエラー処理方式を提供することにある。
(d) 発明の構成
本発明の構成はバツフアストレージの読出しサ
イクルと読出しデータを要求元に送るサイクルが
オーバラツプしてパイプライン動作する情報処理
装置に於て、バツフアストレージ読出しアドレス
を保持する第１のアドレスレジスタと、該第１の
アドレスレジスタの容を読出してデータを送るサ
イクルに入つた時複写し、次のデータが来る迄保
持する第２のアドレスレジスタと、バツフアスト
レージより読出されたデータを保持するバツフア
ストレージレジスタと、該バツフアストレージレ
ジスタの内容をエラーチエツクするECC回路
と、該ECC回路のエラー訂正済のデータを保持
するデータレジスタと、該ECC回路でエラーが
検出された時第１のアドレスレジスタの内容を保
持するフエーリングストレージ・アドレスレジス
タとを設け、該ECC回路でエラーが検出された
場合、既に前記第２のアドレスレジスタに複写さ
れているアドレスデータを保持させ、後続リクエ
ストが既にバツフアストレージ読出しサイクルに
入つている時は第１のアドレスレジスタの保持す
るアドレスを第２のアドレスレジスタに複写する
ことを禁止し、該後続リクエスト処理が終了する
か又は後続リクエスト処理が無い場合、該第２の
アドレスレジスタのアドレスデータを前記第１の
アドレスレジスタに戻し、再びバツフアストレー
ジ読出しサイクルを実行して該読出しデータを前
記ECC回路へ送出し、エラーチエツクを行なわ
せ、１ビツトエラーが検出された場合は該ECC
回路によりエラー訂正されたデータを前記データ
レジスタに書込み、バツフアストレージのデータ
を修正して処理を終了し、２ビツトエラーが検出
された場合、或いは１又は２ビツトエラー共検出
されぬ場合はなにもせずに処理を終了する様にし
たものである。又前記ECC回路でエラーチエツ
クを行なわせ、２ビツトエラーが検出された場合
は第１のアドレスレジスタの内容をエラーアドレ
スして前記フエーリングストレージ・アドレスレ
ジスタにセツトして処理を終了し、１ビツトエラ
ーが検出された場合は該ECC回路によりエラー
訂正されたデータを前記データレジスタに書込
み、バツフアストレージのデータを修正すると共
に第１のアドレスレジスタの内容をエラーアドレ
スとして前記フエーリングストレージ・アドレス
レジスタにセツトして処理を終了し、１又は２ビ
ツトエラー共検出されぬ場合はなにもせずに処理
を終了するようにしたものである。
イクルと読出しデータを要求元に送るサイクルが
オーバラツプしてパイプライン動作する情報処理
装置に於て、バツフアストレージ読出しアドレス
を保持する第１のアドレスレジスタと、該第１の
アドレスレジスタの容を読出してデータを送るサ
イクルに入つた時複写し、次のデータが来る迄保
持する第２のアドレスレジスタと、バツフアスト
レージより読出されたデータを保持するバツフア
ストレージレジスタと、該バツフアストレージレ
ジスタの内容をエラーチエツクするECC回路
と、該ECC回路のエラー訂正済のデータを保持
するデータレジスタと、該ECC回路でエラーが
検出された時第１のアドレスレジスタの内容を保
持するフエーリングストレージ・アドレスレジス
タとを設け、該ECC回路でエラーが検出された
場合、既に前記第２のアドレスレジスタに複写さ
れているアドレスデータを保持させ、後続リクエ
ストが既にバツフアストレージ読出しサイクルに
入つている時は第１のアドレスレジスタの保持す
るアドレスを第２のアドレスレジスタに複写する
ことを禁止し、該後続リクエスト処理が終了する
か又は後続リクエスト処理が無い場合、該第２の
アドレスレジスタのアドレスデータを前記第１の
アドレスレジスタに戻し、再びバツフアストレー
ジ読出しサイクルを実行して該読出しデータを前
記ECC回路へ送出し、エラーチエツクを行なわ
せ、１ビツトエラーが検出された場合は該ECC
回路によりエラー訂正されたデータを前記データ
レジスタに書込み、バツフアストレージのデータ
を修正して処理を終了し、２ビツトエラーが検出
された場合、或いは１又は２ビツトエラー共検出
されぬ場合はなにもせずに処理を終了する様にし
たものである。又前記ECC回路でエラーチエツ
クを行なわせ、２ビツトエラーが検出された場合
は第１のアドレスレジスタの内容をエラーアドレ
スして前記フエーリングストレージ・アドレスレ
ジスタにセツトして処理を終了し、１ビツトエラ
ーが検出された場合は該ECC回路によりエラー
訂正されたデータを前記データレジスタに書込
み、バツフアストレージのデータを修正すると共
に第１のアドレスレジスタの内容をエラーアドレ
スとして前記フエーリングストレージ・アドレス
レジスタにセツトして処理を終了し、１又は２ビ
ツトエラー共検出されぬ場合はなにもせずに処理
を終了するようにしたものである。
(e) 発明の実施例
図は本発明の実施例を示す回路のブロツク図で
ある。端子Ａ及び端子Ｂより要求元のリクエスト
即ち要求種類、アドレス等が入り選択回路１によ
り選択されアドレスレジスタ２に格納される、ア
ドレスレジスタ２のアドレスによりバツフアスト
レージ６のデータが読出されバツフアストレージ
レジスタ７に格納される。この時同時にアドレス
レジスタ２のアドレスはアドレスレジス３に複写
され保持される。バツフアストレージ７に格納さ
れた読出しデータは端子Ｄより要求元に送出され
ると共にECC回路８に送られエラーチエツクさ
れる。
ある。端子Ａ及び端子Ｂより要求元のリクエスト
即ち要求種類、アドレス等が入り選択回路１によ
り選択されアドレスレジスタ２に格納される、ア
ドレスレジスタ２のアドレスによりバツフアスト
レージ６のデータが読出されバツフアストレージ
レジスタ７に格納される。この時同時にアドレス
レジスタ２のアドレスはアドレスレジス３に複写
され保持される。バツフアストレージ７に格納さ
れた読出しデータは端子Ｄより要求元に送出され
ると共にECC回路８に送られエラーチエツクさ
れる。
ECC回路８ででエラーが検出された場合、要
求元にエラー信号を送ると共に、アドレスレジス
タ３にアドレスレジスタ２より既に複写されてい
るアドレスデータを保持させる。該保持は若し後
続のリクエスト処理が既にバツフアストレージ６
の読出しサイクルに入つている時は、そのリクエ
スト処理に使用するアドレスがアドレスレジスタ
２よりアドレスレジスタ３へ複写されぬ様に該複
写を禁止するものであり、バツフアストレージ６
からのデータの読出し及び該データを送出する両
サイクルともアドレスレジスタ２のアドレスによ
り実行させる。
求元にエラー信号を送ると共に、アドレスレジス
タ３にアドレスレジスタ２より既に複写されてい
るアドレスデータを保持させる。該保持は若し後
続のリクエスト処理が既にバツフアストレージ６
の読出しサイクルに入つている時は、そのリクエ
スト処理に使用するアドレスがアドレスレジスタ
２よりアドレスレジスタ３へ複写されぬ様に該複
写を禁止するものであり、バツフアストレージ６
からのデータの読出し及び該データを送出する両
サイクルともアドレスレジスタ２のアドレスによ
り実行させる。
該後続リクエスト処理が完了したか或いは後続
リクエスト処理が無い場合、アドレスレジスタ３
の内容をアドレスレジスタ２に戻し、再びバツフ
アストレージ６の読出しサイクルを実行する。こ
の時にバツフアストレージレジスタ７に読出され
たデータは要求元には送出せず、ECC回路８に
送る。ECC回路８で２ビツトエラーが検出され
た場合、アドレスレジスタ２の内容をエラーアド
レスとしてフエーリングストレージ・アドレスレ
ジスタ４にセツトし処理を終了する。１ビツトエ
ラーが検出された場合はECC回路８を経て訂正
されたデータをデータレジスタ５にセツトする。
データレジスタ５にセツトされたデータは選択回
路９によりバツフアストレージ６に送られエラー
の検出されたデータを更新する。アドレスレジス
タ２の内容は該更新が終了する迄保持され、バツ
フアストレージ６の書込み完了と共にフエーリン
グストレージ・アドレスレジスタ４にエラーアド
レスしてセツトされる。１又は２ビツトエラー共
検出されぬ時はなにもせず処理を終了する。
リクエスト処理が無い場合、アドレスレジスタ３
の内容をアドレスレジスタ２に戻し、再びバツフ
アストレージ６の読出しサイクルを実行する。こ
の時にバツフアストレージレジスタ７に読出され
たデータは要求元には送出せず、ECC回路８に
送る。ECC回路８で２ビツトエラーが検出され
た場合、アドレスレジスタ２の内容をエラーアド
レスとしてフエーリングストレージ・アドレスレ
ジスタ４にセツトし処理を終了する。１ビツトエ
ラーが検出された場合はECC回路８を経て訂正
されたデータをデータレジスタ５にセツトする。
データレジスタ５にセツトされたデータは選択回
路９によりバツフアストレージ６に送られエラー
の検出されたデータを更新する。アドレスレジス
タ２の内容は該更新が終了する迄保持され、バツ
フアストレージ６の書込み完了と共にフエーリン
グストレージ・アドレスレジスタ４にエラーアド
レスしてセツトされる。１又は２ビツトエラー共
検出されぬ時はなにもせず処理を終了する。
(f) 発明の効果
以上説明した如く本発明は要求元に発生頻度の
少ないエラーデータを訂正するためのECC回路
を通さずにデータを送るため遅延時間を生せず、
エラーを検出した時修正したデータを送ることが
可能であり、更にバツフアストレージのエラーデ
ータを更新することも可能であるためその効果は
大なるものがある。
少ないエラーデータを訂正するためのECC回路
を通さずにデータを送るため遅延時間を生せず、
エラーを検出した時修正したデータを送ることが
可能であり、更にバツフアストレージのエラーデ
ータを更新することも可能であるためその効果は
大なるものがある。
図は本発明の一実施例を示す回路のブロツク図
である。 １，９は選択回路、２，３はアドレスレジス
タ、４はフエーリングストレージ・アドレスレジ
スタ、５はデータレジスタ、６はバツフアストレ
ージ、７はバツフアストレージレジスタ、８は
ECC回路である。
である。 １，９は選択回路、２，３はアドレスレジス
タ、４はフエーリングストレージ・アドレスレジ
スタ、５はデータレジスタ、６はバツフアストレ
ージ、７はバツフアストレージレジスタ、８は
ECC回路である。
Claims (1)
- 【特許請求の範囲】 １ バツフアストレージの読出しサイクルと読出
しデータを要求元に送るサイクルがオーバラツプ
してパイプライン動作する情報処理装置に於て、
バツフアストレージ読出しアドレスを保持する第
１のアドレスレジスタと、該第１のアドレスレジ
スタの内容を読出してデータを送るサイクルに入
つた時複写し、次のデータが来る迄保持する第２
のアドレスレジスタと、バツフアストレージより
読出されたデータを保持するバツフアストレージ
レジスタと、該バツフアストレージレジスタの内
容をエラーチエツクするECC回路と、該ECC回
路のエラー訂正済のデータを保持するデータレジ
スタとを設け、該ECC回路でエラーが検出され
た場合、既に前記第２のアドレスレジスタに複写
されているアドレスデータを保持させ、後続リク
エストが既にバツフアストレージ読出しサイクル
に入つている時は第１のアドレスレジスタの保持
するアドレスを第２のアドレスレジスタに複写す
ることを禁止し、該後続リクエスト処理が終了す
るか又は後続リクエスト処理が無い場合、該第２
のアドレスレジスタのアドレスデータを前記第１
のアドレスレジスタに戻し、再びバツフアストレ
ージ読出しサイクルを実行して該読出しデータを
前記ECC回路へ送出し、エラーチエツクを行な
わせ、１ビツトエラーが検出された場合は該
ECC回路によりエラー訂正されたデータを前記
データレジスタに書込み、バツフアストレージの
データを修正して処理を終了し、２ビツトエラー
が検出された場合、或いは１又は２ビツトエラー
共検出されぬ場合はなにもせずに処理を終了する
ことを特徴とする情報処理装置に於けるエラー処
理方式。 ２ バツフアストレージの読出しサイクルと読出
しデータを要求元に送るサイクルがオーバラツプ
してパイプライン動作する情報処理装置に於て、
バツフアストレージ読出しアドレスを保持する第
１のアドレスレジスタと、該第１のアドレスレジ
スタの内容を読出してデータを送るサイクルに入
つた時複写し、次のデータが来る迄保持する第２
のアドレスレジスタと、バツフアストレージより
読出されたデータを保持するバツフアストレージ
レジスタと、該バツフアストレージレジスタの内
容をエラーチエツクするECC回路と、該ECC回
路のエラー訂正済のデータを保持するデータレジ
スタと、該ECC回路でエラーが検出された時第
１のアドレスレジスタの内容を保持するフエーリ
ングストレージ・アドレスレジスタとを設け、該
ECC回路でエラーが検出された場合、既に前記
第２のアドレスレジスタに複写されているアドレ
スデータを保持させ、後続リクエストが既にバツ
フアストレージ読出しサイクルに入つている時は
第１のアドレスレジスタの保持するアドレスを第
２のアドレスレジスタに複写することを禁止し、
該後続リクエスト処理が終了するか又は後続リク
エスト処理が無い場合、該第２のアドレスレジス
タのアドレスデータを前記第１のアドレスレジス
タに戻し、再びバツフアストレージ読出しサイク
ルを実行して該読出しデータを前記ECC回路へ
送出し、エラーチエツクを行なわせ、２ビツトエ
ラーが検出された場合は第１のアドレスレジスタ
の内容をエラーアドレスとして前記フエーリング
ストレージ・アドレスレジスタにセツトして処理
を終了し、１ビツトエラーが検出された場合は該
ECC回路によりエラー訂正されたデータを前記
データレジスタに書込み、バツフアストレージの
データを修正すると共に第１のアドレスレジスタ
の内容をエラーアドレスとして前記フエーリング
ストレージ・アドレスレジスタにセツトして処理
を終了し、１又は２ビツトエラー共検出されぬ場
合はなにもせずに処理を終了することを特徴とす
る情報処理装置に於けるエラー処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57195527A JPS5985548A (ja) | 1982-11-08 | 1982-11-08 | 情報処理装置に於けるエラ−処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57195527A JPS5985548A (ja) | 1982-11-08 | 1982-11-08 | 情報処理装置に於けるエラ−処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5985548A JPS5985548A (ja) | 1984-05-17 |
| JPS6252902B2 true JPS6252902B2 (ja) | 1987-11-07 |
Family
ID=16342568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57195527A Granted JPS5985548A (ja) | 1982-11-08 | 1982-11-08 | 情報処理装置に於けるエラ−処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5985548A (ja) |
-
1982
- 1982-11-08 JP JP57195527A patent/JPS5985548A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5985548A (ja) | 1984-05-17 |
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