JPS6251259A - Ｇｔｏサイリスタ - Google Patents
ＧｔｏサイリスタInfo
- Publication number
- JPS6251259A JPS6251259A JP19164685A JP19164685A JPS6251259A JP S6251259 A JPS6251259 A JP S6251259A JP 19164685 A JP19164685 A JP 19164685A JP 19164685 A JP19164685 A JP 19164685A JP S6251259 A JPS6251259 A JP S6251259A
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- Japan
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- gate
- layer
- cathode
- region
- gate region
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000012535 impurity Substances 0.000 claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 239000004065 semiconductor Substances 0.000 claims abstract description 7
- 230000015556 catabolic process Effects 0.000 abstract description 4
- 238000009792 diffusion process Methods 0.000 description 9
- 238000005530 etching Methods 0.000 description 6
- 239000013078 crystal Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1012—Base regions of thyristors
- H01L29/102—Cathode base regions of thyristors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明はターンオフ特性の改嵐され九〇ＴＯサイリスタ
に関する。
に関する。
ＧＴＯサイリスタの最大可制御電流エムＴＯＭＡＩはゲ
ートからの電流引き出し能力によって大きく支配される
。この電流引き出し能力はゲート領域層のシート抵抗Ｐ
８が小さい程、またゲート・カソード間のＰｎ接合の降
伏電圧ＶＧｘが大きい程大きくなることは良く知られて
いる。
ートからの電流引き出し能力によって大きく支配される
。この電流引き出し能力はゲート領域層のシート抵抗Ｐ
８が小さい程、またゲート・カソード間のＰｎ接合の降
伏電圧ＶＧｘが大きい程大きくなることは良く知られて
いる。
しかし従来技術ではゲート領域層を形成するのに半導体
基板表面からの拡散によっているため、ることになる、
。郷って前記シート抵抗ρＳと、前記降伏電圧Ｖａｔと
がいわゆるトレードオフの関係にあるため、ＧＴＯサイ
リスタの前述した最大可制御電流工ムテ？琺！ を高
くすることには限界があった。
基板表面からの拡散によっているため、ることになる、
。郷って前記シート抵抗ρＳと、前記降伏電圧Ｖａｔと
がいわゆるトレードオフの関係にあるため、ＧＴＯサイ
リスタの前述した最大可制御電流工ムテ？琺！ を高
くすることには限界があった。
またカソード！域、とゲート領域の分離をＰｎ接１合、
を、露出させるように凹部を形成するいわゆるメサエッ
チング方法により設ける場合、このエツチング、処−に
よ□リゲート領域の高不純物拡散層は表面か、十順、に
削Ｉられるため、エツチング深さの革会によりゲート領
域のシート抵抗ρＢが変わることになる。通常メサエッ
チングの深さには変動が生じ易いので、７−ト抵抗ρＢ
も変動し易く、その結果、この変動に関連する前述の■
ムＴＯＭＡＩが最少の値に律せられるという欠点を避け
らｎなかった。
を、露出させるように凹部を形成するいわゆるメサエッ
チング方法により設ける場合、このエツチング、処−に
よ□リゲート領域の高不純物拡散層は表面か、十順、に
削Ｉられるため、エツチング深さの革会によりゲート領
域のシート抵抗ρＢが変わることになる。通常メサエッ
チングの深さには変動が生じ易いので、７−ト抵抗ρＢ
も変動し易く、その結果、この変動に関連する前述の■
ムＴＯＭＡＩが最少の値に律せられるという欠点を避け
らｎなかった。
さらに、ゲート領域を拡散によって形成し、表面からカ
ソード領域に拡散して形成する際、例えばゲート・カソ
ード領域のそれぞれの不純物拡散プロフィルの交点の不
純物濃度が１０傭を超えると、いわゆる不純物元素の尚
ドープ効果によって、結晶の禁制帯幅が狭くなるという
現象が生じるといわれている。結晶の禁制帯幅が狭くな
るほど不純＋ｈｌ１度が高いと、ゲート領域のキャリア
のライフタイムおよび移動度が小さくなる。
ソード領域に拡散して形成する際、例えばゲート・カソ
ード領域のそれぞれの不純物拡散プロフィルの交点の不
純物濃度が１０傭を超えると、いわゆる不純物元素の尚
ドープ効果によって、結晶の禁制帯幅が狭くなるという
現象が生じるといわれている。結晶の禁制帯幅が狭くな
るほど不純＋ｈｌ１度が高いと、ゲート領域のキャリア
のライフタイムおよび移動度が小さくなる。
また実効的な真性担体ｆ！度も大きくなる。このような
場合、カソード領域のドナーの不純物濃度をさらに高く
してもエミッタ注入効率の改善にはあまシ影響を及ぼさ
なくなる。従ってゲート領域をベースとするｎｐｎ層の
電流増幅率αｎｐｎを大きくすることが困峻となる。そ
の結果オン電圧が大きくなり易いという問題があった。
場合、カソード領域のドナーの不純物濃度をさらに高く
してもエミッタ注入効率の改善にはあまシ影響を及ぼさ
なくなる。従ってゲート領域をベースとするｎｐｎ層の
電流増幅率αｎｐｎを大きくすることが困峻となる。そ
の結果オン電圧が大きくなり易いという問題があった。
特にＧＴＯサイリスタにおいては、ケート領域のシート
抵抗を低くしてゲートからの電流の引き出し能力を改善
しようとするので、このような問題がみられた。
抵抗を低くしてゲートからの電流の引き出し能力を改善
しようとするので、このような問題がみられた。
本発明はターンオフ特性を向上することのできる構造を
備えたＧＴＯサイリスタ全提供することを目的とする。
備えたＧＴＯサイリスタ全提供することを目的とする。
本発明はＧＴＯサイリスタを互に異なる導１ｊｔ型の積
層された少なくとも３層を備える半導体基板の領域部分
が、それぞれ該層を取シ囲み、かつ第２゛ゲート領域内
に底部を設けられた凹部によシ分離されるようにｅ置さ
れ、それぞれの前ｄ己カソード領域部分上にはカソード
電極を、前記四部の底にはゲート電極をそれぞれ形成す
るように構成することにより、そのター／オフ特性を向
上できるようにするものである。
層された少なくとも３層を備える半導体基板の領域部分
が、それぞれ該層を取シ囲み、かつ第２゛ゲート領域内
に底部を設けられた凹部によシ分離されるようにｅ置さ
れ、それぞれの前ｄ己カソード領域部分上にはカソード
電極を、前記四部の底にはゲート電極をそれぞれ形成す
るように構成することにより、そのター／オフ特性を向
上できるようにするものである。
以下、本発明の一実施例について、図を参照して詳細に
説明する。
説明する。
第１図は本発明のＧＴＯサイリスタの断面図、第２図は
同ＧＴＯサイリスタの拡散プロフィルを示す図であり、
縦軸に不純物一度、横軸にＧＴＯサイリスタチップの厚
さ方向の距離を示す。
同ＧＴＯサイリスタの拡散プロフィルを示す図であり、
縦軸に不純物一度、横軸にＧＴＯサイリスタチップの厚
さ方向の距離を示す。
半導体基板ｌとして、Ｎ導電型の結晶を使用し、一方の
表面よりＰ型不純物を拡散して第１ゲート領域層２を形
成し、他方の面から前記第１ゲート領域２の不純物表面
濃度よシ更に高濃度のＰ型不純物を拡散してアノード領
域層３を形成する。しかる後に第１ゲート領域層２表面
より同導電型であって、かつ第１ゲート領域層２の最大
不純物濃度を下回る均一な濃度のエピタキシャル層を堆
積し、牙２ゲート領域ｌ−４を形成する。さらにこの表
面から高濃度Ｎ型不純物を拡散してカソード領域層５を
形成する。カソード領域層５の表面からメサエッチング
をしてカソード領域層５をメサ溝６に周囲を収）囲まれ
るように形成して互いに分離する。このメサ溝６はカソ
ード領域層５よシ深く前記第２ゲート領域に達する深さ
が望ましく、第１ゲート領域層２に達する程深くするこ
とはゲート領域のシート抵抗に変動が生じ易くなるだめ
、好ましくない。メサ溝６の底部には良好なオーミック
コンタクトを得るために高濃度Ｐ型不純物をオニゲート
領域層２に達するように拡散し、この高濃度不純物を拡
散し友領域７の上にゲート電極８を形成する。カソード
領域層５にはカソード電極９を、同様にアノード領域上
にアノード電極１０を形成する。このようにして本発明
の一実施例とじてのＧＴＯサイリスタが得られる。この
ＧＴＯサイリスタでは第２ゲート領域層番として第１ゲ
ート領域層２の最大不純物濃度よシ小さい均一な不純物
濃度を有するエピタキシャル層を設けたので、ゲート領
域層のシート抵抗をそれほど大きくしないで、カソード
領域層５と第２ゲート領域層番のそれぞれの不純物拡散
プロフィルの交点の不純物濃度を低くすることができ、
その結果、電流増幅率ａｎｐｎが従来より大きくなって
、前述の理由による異常なオン電圧が生じることもなく
、ｔｉ第１ゲート領域層２のシート抵抗は従来とかわら
ないほど小さくできるため、ゲート電極８からの電流引
き出し能力は高く、また第２ゲート領域が高抵抗のエピ
タキシャル層で形成されている丸め、ゲート逆電圧印加
時にも接合の電界強度が従来より低下し、ゲート・カソ
ード間のＰｎ接合の降伏電圧Ｖｕｔを大きくすることが
できて、ターンオフ特性を非常に良くすることが可能と
なる。
表面よりＰ型不純物を拡散して第１ゲート領域層２を形
成し、他方の面から前記第１ゲート領域２の不純物表面
濃度よシ更に高濃度のＰ型不純物を拡散してアノード領
域層３を形成する。しかる後に第１ゲート領域層２表面
より同導電型であって、かつ第１ゲート領域層２の最大
不純物濃度を下回る均一な濃度のエピタキシャル層を堆
積し、牙２ゲート領域ｌ−４を形成する。さらにこの表
面から高濃度Ｎ型不純物を拡散してカソード領域層５を
形成する。カソード領域層５の表面からメサエッチング
をしてカソード領域層５をメサ溝６に周囲を収）囲まれ
るように形成して互いに分離する。このメサ溝６はカソ
ード領域層５よシ深く前記第２ゲート領域に達する深さ
が望ましく、第１ゲート領域層２に達する程深くするこ
とはゲート領域のシート抵抗に変動が生じ易くなるだめ
、好ましくない。メサ溝６の底部には良好なオーミック
コンタクトを得るために高濃度Ｐ型不純物をオニゲート
領域層２に達するように拡散し、この高濃度不純物を拡
散し友領域７の上にゲート電極８を形成する。カソード
領域層５にはカソード電極９を、同様にアノード領域上
にアノード電極１０を形成する。このようにして本発明
の一実施例とじてのＧＴＯサイリスタが得られる。この
ＧＴＯサイリスタでは第２ゲート領域層番として第１ゲ
ート領域層２の最大不純物濃度よシ小さい均一な不純物
濃度を有するエピタキシャル層を設けたので、ゲート領
域層のシート抵抗をそれほど大きくしないで、カソード
領域層５と第２ゲート領域層番のそれぞれの不純物拡散
プロフィルの交点の不純物濃度を低くすることができ、
その結果、電流増幅率ａｎｐｎが従来より大きくなって
、前述の理由による異常なオン電圧が生じることもなく
、ｔｉ第１ゲート領域層２のシート抵抗は従来とかわら
ないほど小さくできるため、ゲート電極８からの電流引
き出し能力は高く、また第２ゲート領域が高抵抗のエピ
タキシャル層で形成されている丸め、ゲート逆電圧印加
時にも接合の電界強度が従来より低下し、ゲート・カソ
ード間のＰｎ接合の降伏電圧Ｖｕｔを大きくすることが
できて、ターンオフ特性を非常に良くすることが可能と
なる。
更に本発明の異なる実施例としては、前述の牙１、第２
ゲート領域層２．４を共にエピタキシャル法によｐ形成
することもできる。すなわちＮ型半導体基板１の一方の
表面に、第２図に示すＧＴＯサイリスタの拡散プロフィ
ルのオニゲート領域Ｐｍｌおよび第２ゲート領域Ｐｓｍ
を併せもつｐｍエピタキシャル層を堆積する。他方の表
面から高濃度Ｐ型不純物を拡散してアノード領域を形成
する。
ゲート領域層２．４を共にエピタキシャル法によｐ形成
することもできる。すなわちＮ型半導体基板１の一方の
表面に、第２図に示すＧＴＯサイリスタの拡散プロフィ
ルのオニゲート領域Ｐｍｌおよび第２ゲート領域Ｐｓｍ
を併せもつｐｍエピタキシャル層を堆積する。他方の表
面から高濃度Ｐ型不純物を拡散してアノード領域を形成
する。
最後にエピタキシャル層表面から高Ｉ１１度Ｎ型不純物
を拡散してカソード領域を形成する。他の工程は１１図
に示す前記の実施例の説明と同様である。
を拡散してカソード領域を形成する。他の工程は１１図
に示す前記の実施例の説明と同様である。
ま九本発明の実施例においてＰ型とＮ型との導電型を入
れ換えたものも同様にできることは言うまでもない。
れ換えたものも同様にできることは言うまでもない。
本発明のＧＴＯサイリスタにおいて、第１ゲート領域層
の外側に、この領域層の最大不純物濃度より低い濃度を
有する第２ゲート領域層を介して、ゲート電極およびカ
ソード領域層を設けて＾るので、前述のとと（、Ｖａｔ
を高めることができる。
の外側に、この領域層の最大不純物濃度より低い濃度を
有する第２ゲート領域層を介して、ゲート電極およびカ
ソード領域層を設けて＾るので、前述のとと（、Ｖａｔ
を高めることができる。
またＹｅｔを低下させることなく、牙１ゲート領域のシ
ート抵抗を減小させることもでき、ゲート電流引き出し
能力を高め、前述のエム？０ＭＡｌを大きくできる。ま
た分離領域のメサエッチング深さを牙１ゲート領域に達
しないようにし次ため、エツチング深さにバラツ午があ
ってもシート抵抗ｐａＫ与える影響は小さい。さらに第
２ゲート領域とカソード領域の交点の不純物濃度をオニ
ゲート領域の不純物＃度の最大値よシ低くし九ため、オ
ン電圧の増加をさけることができる。このように本発明
によれば、これまでトレードオフの関係にあって困−と
考えられていた諸パラメータを改善することができる。
ート抵抗を減小させることもでき、ゲート電流引き出し
能力を高め、前述のエム？０ＭＡｌを大きくできる。ま
た分離領域のメサエッチング深さを牙１ゲート領域に達
しないようにし次ため、エツチング深さにバラツ午があ
ってもシート抵抗ｐａＫ与える影響は小さい。さらに第
２ゲート領域とカソード領域の交点の不純物濃度をオニ
ゲート領域の不純物＃度の最大値よシ低くし九ため、オ
ン電圧の増加をさけることができる。このように本発明
によれば、これまでトレードオフの関係にあって困−と
考えられていた諸パラメータを改善することができる。
第１図は本発明のＧＴＯサイリスタの断面図、牙２図は
本発明のＧＴＯサイリスタの不純物拡散グロフィル図で
ある。 １・・・半導体基板、２・・・オニゲート領域層、３・
・・アノード領域層、４・・・第２ゲート領域層、ｂ・
・・カソード領域層、６・・・凹部、８・・・ゲート電
極、９・・・カソード電極、ｌＯ・・・アノード電極。 纂１図 箋２図
本発明のＧＴＯサイリスタの不純物拡散グロフィル図で
ある。 １・・・半導体基板、２・・・オニゲート領域層、３・
・・アノード領域層、４・・・第２ゲート領域層、ｂ・
・・カソード領域層、６・・・凹部、８・・・ゲート電
極、９・・・カソード電極、ｌＯ・・・アノード電極。 纂１図 箋２図
Claims (1)
- 互に異なる導電型に積層された少なくとも３層を備える
半導体基板の一方の面にアノード電極が形成され、他方
の面の第１ゲート領域層表面に該層と同導電型で、かつ
同層の最大不純物濃度より低い不純物濃度を有する第２
ゲート領域層を積層し複数個のカソード領域部分がそれ
ぞれ該部分を取り囲み、かつ第２ゲート領域内に底部を
設けられた凹部により分離されるように設置され、それ
ぞれの前記カソード領域部分上にはカソード電極を、前
記凹部の底にはゲート電極をそれぞれ形成してなること
を特徴とするＧＴＯサイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19164685A JPS6251259A (ja) | 1985-08-30 | 1985-08-30 | Ｇｔｏサイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19164685A JPS6251259A (ja) | 1985-08-30 | 1985-08-30 | Ｇｔｏサイリスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6251259A true JPS6251259A (ja) | 1987-03-05 |
Family
ID=16278117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19164685A Pending JPS6251259A (ja) | 1985-08-30 | 1985-08-30 | Ｇｔｏサイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6251259A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5038475A (ja) * | 1973-08-08 | 1975-04-09 | ||
| JPS5698864A (en) * | 1979-10-10 | 1981-08-08 | Licentia Gmbh | Semiconductor constituent element |
| JPS61287269A (ja) * | 1985-06-14 | 1986-12-17 | Res Dev Corp Of Japan | 半導体素子 |
-
1985
- 1985-08-30 JP JP19164685A patent/JPS6251259A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5038475A (ja) * | 1973-08-08 | 1975-04-09 | ||
| JPS5698864A (en) * | 1979-10-10 | 1981-08-08 | Licentia Gmbh | Semiconductor constituent element |
| JPS61287269A (ja) * | 1985-06-14 | 1986-12-17 | Res Dev Corp Of Japan | 半導体素子 |
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