JPS62502441A - 半導体デバイスを介する短絡電流の調整可能な制御を与える方法および回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 半導体デバイスを介する短絡電流の調整可能な制（ｇｌを与える方法および回路 発明の背景 本発明は過負荷保護回路に関するものであシ、更に詳しく云うと短絡負荷状態の 期間中に半導体デバイスにおいて散逸する（消費される）電力を制限する回路お よび方法に関する。

パワートランジスタは動作電位源と負荷との間の直列伝導路を与えるように回路 に一般に用いられる。これらの回路は直列バｙ、　（ｇｅｒｉｅｓ−ｐｉｇｓ） 又は高側（ｈｉｇｈ−ａｉｄｅ　）ドライバ回路と云われている。例えば、自動 車産業は無数の機能を与えるために相異なる型の妬側ドライバ回路を用いている 。典型的な高側ドライバ回路はバッテリの正又は高側と負荷との間に直列接続さ れたトランジスタの２つの主要電極を有し、トランジスタ制御電極は電子制御回 路によって駆動されトランジスタを負荷へのソース電流に対して導電性にする。

そのような回路の特徴は。

トランジスタの′オン′抵抗がきわめて小さいのでその両端における電圧低下が 非常に僅かであるという点である。

従つ゛Ｃ負荷はバッテリの高側に効率的に接続される。

少なくとも１社の自動車メーカーがそのような高側ドライバ回路にパワー電界効 果トランジスタ（ＦＥＴ）を用いることを提案しＣさた。この応用例ではトレー ／およびソース電極はそれぞれバッテリと負荷の間に接続されている。ゲートＪ ｆＩＬ極は電荷ポンプ回路（ｃｈａｒｇｅ　ｐｕｍｐ　ｃｉｒｃｕｉｔ）を含む 電子制御回路に接続され９通常の動作の期間中ＦｇＴを導電性にするのに十分な 大きなゲート−ソースドライブ電圧ＶＧＳを供給するのでデバイスの′オン′抵 抗はきわめて小さいもの、即ち僅か１オームの２〜５割となる。理解されるよう に、電荷ポンプ回路はバッテリ電圧の数倍のＶＧＳ　、一般的には２５〜５０ボ ルトを発生させることができる。従って、　ＦｇＴはその両端における最小の電 圧低下で８〜１０アンペアの電流を負荷に供給できる。

通常の動作条件下でＦＥＴのＶＤＳ　、ドレーン−ソース電圧電位の代表的な値 は１ｏｏ　ミ＋）ボルトより小さい。従って。

ＦｇＴの電力散逸は十分にデバイスの女全動作状態円にある。

上述した回路におけるパワーＦＦ、Ｔのソース電極に結合されている負荷が有効 な短絡になると問題が起きる。

この条件下ではＦＥＴ両端の電圧は、２５〜３０ボルトの間に６るＶＧＳととも に６００ワット以上をＦＥＴを流れる６０アノベアよシ大きい注入電流によ、９ ＦＥＴ両端で散逸させる可能性のあるバッテリ電位に近づく。従って、　ＦＥＴ は重大な損傷をうけるか又は破壊されるおそれさえある。

ＦＥＴにおける短絡電流の流れは、一定の条件下でソース電極に関連してＦＥＴ ゲート電極を駆動させる電圧源によってそこにおける電力散逸を減少させるため に制限することがでさることが知らｎｏＣいる。従つ゛Ｃ０飽和した動作領域に おけるＦＥＴのＶ。８を制御することによってソース電流を制御することができ る。ソース電流はその場合には、−次的に、はｙ一定でアシ、トレー７−ソース 電圧ＶＤｆｌとは無関係である。

しη為し、今日のプロセス許容誤差の故に、パワーＦｇＴのトランスコンダクタ ンスがＦｇＴ　Ｋ　ｊす、°またプロセスにニジ変わることな発見することも稀 ではない。従つ°Ｃ１そこに接続された異なるＦＥＴを用いている同一回路を流 れる短絡電流の流れが一定のＶＧＳで大いに変化しうろことを発見することも稀 ではない。この状態はきわめて望ましくないものである。という訳は、短絡負荷 状態の期間中にＦＥＴ　’？：保護するためＦＥＴの短絡電流をざわめて小さい 値に制限する必要がおるρλもしルないからでるる。

従って１回路に接続されているパワーＦＥＴにおける短絡電流の流れをそこにお ける電力散逸を制限するために所定の最大値に調整する回路および方法が必要と されている。

発明の要約 従って１本発明の目的は、短絡負荷状態の期間中に半導体デバイスにおける電力 散逸（消費）を制限する改良された方法および回路を提供することである。

本発明のもう１つの目的は半導体デバイスを通る短絡電流の流れを調整できるよ うに制御する改良された方法を提供することでるる。

本発明の更にもう１つの目的はパワー電界効果トラ／ジスタ（ＦＥＴ）を通る短 絡電流の流れる調整でさるように制御する方法を提供することでおる。

本発明の更にもう１つの目的はパワーＦＥＴのゲート−ソース電圧を所定の＠整 可能な値にクランプする回路を提供することである。

本発明の更Ｖこもう１つの目的はパワーＦＥＴのトレー７−ソース電圧の上昇に 応答してゲート−ソース電圧ｙｋ所定の調整可能な値にクランプする保護回路を 提供することでらる。

本発明のもう１つの目的はパワーＦｇＴの貯えられたゲートキャパシタンスをで さるだけ速やかに放電することでろる。

上記の目的、およびその他の目的により、短絡条件下で伝導路に負荷と直列にそ のドレーン−ソースを接続させているＦＥＴにおける電力散逸を制限する方法が 提供されておシ、この方法はドレーン−ソース電位を感知するステップと所定値 を超えるトレー７−ソース電位に応答してゲート−ソーｉ電圧を所定の調整可能 な値にクランプするステップとを含む。

ＦＥＴのドレーン−ソース電圧の上昇に応答してそこにおける電力散逸を制限す る回路が備えられており、この回路はドレーン−ソース電圧の上昇に応答してデ バイスのゲート−ソース電圧を所定値にクランプする感知回路。

および感知回路とＦＥＴのソース電極との間に結合されその間に生じる電圧を所 定範囲内に調整してＦＥＴを通る電流の流れを制限する調整可能な回路手段を含 むことが本発明の１局面でおる。

図面の簡単な説明 第１図は短絡負荷条件下で高側ドライバ回路に接続された半導体デバイスの電力 散逸を制限するため本発明の回路を含む高側ドライバ回路の部分概略ブロック図 でるる。

第２図は第１図に示してろる本発明の回路の好ましい実施例の更に詳しい概略図 でおる。

好ましい実施例の詳細な説明 図面をみると、後述するように短絡負荷条件下でパワーＦｇＴ１０のゲート−ソ ース電圧ｖＧｓを所定の調整り能、な値にクランプする回路が示されている。図 示されているように、　ＦＥＴ　１０のドレーンおよびソース電極はそれぞれ電 源１２と負荷１４との間に結合されＦｇＴ　１０が導電性にされるとその間に電 流伝導路を設ける。負荷１４はノード１６においてｒｇ’ｒｉｏのソース電極に 接続されている。ＦＥＴ１０は電子回路１８とともに高側ドライバ回路を含み、 一般にその動作が判っている負荷１４に負荷電流を供給する。モノシリツク集積 回路の形で製造するのに適している電子回路１８は外部端子２０において電源１ ２に接続されている。電子回路１８はＦＥＴ　１０のゲート電極と調整可能な抵 抗回路手段４０にそれぞれ接続している外部端子２２および２４を含む。動作す ると、導線６０を介して端子２０に接続てれ動作電位ｖ８を受けとる制御回路２ ８は端子２６へ供給される制御信号によって使用可能にされ通常の動作状態の期 間中ｌＴ１０を導電性にする。

他の機構とともに制御回路２８は一般的な型の電荷（ｃｈａｒｇｅ）ポンプ回路 を含み端子２２においてＦＥＴ　１０のゲートへの電圧ドライブを発生させる。

制御回路２８によって設定される電圧ドライブはＦＥＴ　１０の′オン′抵抗を 確実に非常に小さくする。即ち１オームの２〜６割程度にするのに十分なもので ある。一般的には、端子２２へ供給される電圧ドライブはｖｓの２〜３倍の値、 即ち２５−３０ボルトでらる。従って２通常の動作状態の期間中はＶｓ／Ｂｓ　 （但しＲＬは負荷抵抗）によって制御される約８−１ｏアンペアの電流がＦＥＴ １０からノード１６へ供給される。１オームの２−５割の′オン′抵抗でもって バッテリ１２の電源電圧ｖ８のはソ全部が負荷１４両端で低下する。従って。

これらの条件下でＦＥＴＩＤが散逸させる電力は十分にその安全動作特性内にろ る。

例えば負荷１４が短絡するような異常な負荷条件下では、ノード１６における電 圧電位は零ボルト近くに低下し、このことｄＦＥＴｌｏのドレーン−ソース電圧 ＶＤＳがｖｓの近くにまで上昇することを意味する。この結果、負荷１４が短絡 した場合にＦＥＴ１０を流れる電流工８ははソ数ジス 倍増器し電圧ＶＧ８　ｒｉ、Ｖｓの２〜３倍の電位になる可能性が６０アンペア 又はそれ以上の注入短絡電流値がＦＥＴ１０を流れるのをみることも稀ではない 。この状態はＦｇＴ　１０の電力散逸がその安全動作特性を大幅に超えることを 引きおこす可能性があり１例えば上述した条件下では６００ワット以上がＦＥＴ １０によって散逸させられる。この状態はＦＥＴＩＤを著しく損傷させたり又は 破壊することでえろる。

短絡電流条件下でＦＥＴ１０が損傷をうけたり又は破壊されたりすることから保 護するために、ＦＥＴ１０をｆＬｆＬる電流をできるだけ速やかに安全最大値に 制限してそこでの電力散逸を制限しなければならない。従って、ＦｇＴｌｏのゲ ートに供給されたゲート−ソース電圧’／Ｇ８を通常な動作状態の間に供給され たゲート電圧ドライブより小さい所定値にクランプする過負荷保護回路が本発明 によって提供されている。従って、ＦｇＴｌｏを通る短絡電流の流れはデバイス が安全に救うことがでさる値に減少する。

ＦＥＴ１０における電力散逸を制限するため短絡保護を行う方法を下記に説明す る。

好ましい実施例の過負荷保護回路はＦＥＴ１０のゲートと出力端子２４との間で ノード４２において電圧ＶＳａを結合させるためにスイッチ６６とともに比較器 ５２を含む比較器切換回路を含む。更に、端子２４とノード１６の間にはトリミ ングが可能な外部抵抗又は電圧回路手段が接続されており、これは短絡負荷条件 下でＦＥＴ　１０のゲートとソ、−スとの間の電圧調整な可能にする。図示され ているように、電流源５８は端子２４に電流Ｉｊを供給し、これはトリミング可 能な抵抗４０両端の電位を低下させる。更に、比較器５２の非反転入力端子は基 準電位ｖｒｅｆに接続され、一方反転入力端子は出力端子２４を介してノード４ ４においてトリミング可能な抵抗４０に接続されている。

この方法によりトリミング可能な抵抗回路４０両端に電圧が生じ、その値は抵抗 回路４０の抵抗値を変えることによって変えることかでざる。動作すると、ノー ド４４に現われる電圧が値ＶＲ’ｌ’ＩＰより低い限りにおいては比較器５２は スイッチ３６が開いた状態にとどまっている。この状態ではｌ　ｖｏｓは上述し たように制御回路２８によってノード４２においてＦＥＴ１０のゲート電極に直 接に供給され、それによｆｉ　ＦＩＩＥＴ　１０は通常の負荷電流を負荷１４に 供給する。

したし、ノード１６における。従ってノード４４におけ１０両端のドレーン−ソ ース電圧電位の上昇に応答する。

負荷が短絡すると、ノード１６における電圧電位の低下が起さ、その結果ＦＥＴ ｌ０のドレーン−ソース電圧の上昇が起きる。ドレーン−ソース電位の上昇に応 答して比較器５２の出力状態が変化するとスイッチ３６が閉じる。スイッチ３６ が閉じると、　ＦＥＴ　１０のゲートとソースの間のＩ！圧はｌ　ＶＢＣの値に トランジスタ飽和電圧および抵抗４０このクラノブ電圧値はプログラム可能であ りＦＦＪＴｌｏのゲートへ供給される通常の電圧ドライブより十分に低いので、 ＦＩＣＴｌｏを流れる短絡電流の流れはデバイスの安全動作特性の値にまで減少 する。トリミング可能な抵抗手段４０を用いることによって、端子２０　、２２ および２４において回路１８に接続できる相異なるＦＥＴのトランスコンダクタ ンスのロットごとのプロセス変動は抵抗手段４０両端の電圧電位低下を調整する ことによって補償でざる。

抵抗手段４０の抵抗値を調整することによって、クランプ動作状態の期間中のＶ 。８の値は所定の範囲にわたって調整することができる一方で１回路１８に接続 されたＦＥＴを通る短絡電流の流れを監視しこの電流の値が確実に所定の受入れ 可能な値に制限されるようにする。従って１本発明の過負荷保護回路は任意のＦ ＥＴとともに使用でき、そのトランスコンダクタンスに依存しない。

さて第２図をみると、好ましい実施例の上述した過負荷保護回路の部品が更に詳 しく示されている。比較器５２およびスイツｙ−３６は電流源５２とともにＰＮ Ｐトランジスタ４８お工びＮＰＮ　トランジスタ５０を含む比較器−スイッチ組 合せ回路として実現されている。通常の動作ではトランジスタ５０のエミッタに おいてノードに印歴される電圧電位はトランジスタ４８のペースに印加されるＶ ＲｇＦの値より大でらυ、このトランジスタ４８は導電状態にされて電流源５２ から供給される電流のすべてをシンク（ｓｉｎｋ）する。しρ１し、ノード４４ における電圧がＶＲｇＩＰよシ低くなると１例えば負荷が短絡することによりト ランジスタ４８はオフになり、一方トランジスタ５０はオンになってツェナーダ イオード５４およびＮφ回路５６を介してノード４２とノード４４の間を電気的 に接続する。その時にＦ！１ｃＴ１０両端に起さる総電位低下はツェナーダイオ ード５４のツェナー電圧、Ｎφ回路５６の電位、トランジスタ５０の飽和電圧お よび抵抗回路手段４０両端の電位低下の和に等しい。抵抗回路手段４０をトリミ ング又は調整しながら短絡負荷状態を監視することによって、ｖＤＢを調整して ＦｇＴｌｏを通る電流の流れの値に制限することができる。トランジスｐ５０は 現絡りランプ電圧ＶｓｃＹノード４４に接続する半導体スイツｔとして動作する 。

説明のため、Ｎφ回路５６は９そのエミッタおよびベースを直列接続抵抗６２お よび６４両端に結合させそのコレクタを大地基準に結合させているｐＮＰ　トラ ンジスタ５６を含むものとして示しである。直列接続抵抗６２および６４はツェ ナーダイオード５４の陽極とＮＰＮ　）う／ジスタロ０のコレクタとの間に箱合 され、このＮＰＮ　）ランジスタロ０のエミッタはＮＰＮトランジスタ５０のコ レクタに接続している。トランジスタ６００ペースは抵抗６２と６４の間に接続 している。過負荷保護回路が上述したように動作するようになると、ゲート放電 電流はトランジスタ６０のエミッターコレクタ経路を介して大地基準に流れる。

この方法によりＦＥＴ　１０のゲートは抵抗手段４０を介してではなく大地への 電流路を作ることによって速−？たに放電される。従って、この電流はトランジ スタ５０を通過せず、従って抵抗手段４０はその両端に望ましくないオフセット 電圧を発生させる。

デバイスの任意の組合せを用いて任意の電圧ｖ８゜を発生させることができるこ とが判る。ツェナーダイオード５４お工びＮφ回路５６は説明をする目的だけに 示したものであって１本発明の範囲を限定することを意図したものではない。更 に、電流源５８は任意の低飽和動作電流源とすることができ任意の制御された温 度係数を有することができるので、調整可能なりランプ電圧はＦＦＪＴ温度特性 を追跡するようにすることができる。

以上述べたのはパワーＦＥＴを介して短絡を流をｍ整でさるように制御する新規 な回路および方法でおる。この方法は所定レベルを超えたＦＥＴのトレー／−ソ ース電圧ｖＤ８の上昇を感知し、ＶＤＩｌｌの上昇に応答してＦＥＴのゲート− ソース電圧を所定の調整可能な値にクランプすることを含む。この方法により短 絡状態が感知され、　ＦＥＴを通る短絡電流の流れは所定の調整可能な値に制限 されるので、　ＦＥＴ内の電力散逸はその安全動作特性内に維持される。

Claims (7)

【特許請求の範囲】
1. １．トランジスタの１対の電極間の電位低下を感知するステツプと， 所定値を超える前記１対の電極間の前記電位低下に応答して制御電極とトランジ スタの前記１対の電極のうちの１つとの間の電圧電位を所定値にクランプしてそ こを通る電流の流れを制限するステツプとを含む，電源と負荷と制御電極との間 の電流経路を定める１対の電極を有するトランジスタにおける電力散逸を制限す る方法。
2. ２．前記電圧電位の値を前記所定値に調整するステツブと， トランジスタの前記の１対の電極のうちの前記の１つの電極に現われる電圧レベ ルを基準電圧レベルと比較し，前記の１つの電極に現われる前記電圧レベルが前 記基準電圧レベルより低いと前記制御電極とトランジスタの前記の１つの電極と の間の所定電圧電位を結合するステツブとを更に含む， 前記請求の範囲第１項の方法。
3. ３．動作電位源と負荷と制御電極との間の電流伝導経路を定めるために１対の電 極を有するトランジスタと組合せられていて， トランジスタの制御電極に接続した電圧源と，トランジスタの電極のうちの１つ に接続した調整可能な電圧源とを含み，前記の調整可能な電圧源両端における電 位低下が可変であり。 所定値を超えるトランジスタの１対の電極間の電位低下に応答し，前記電圧源を 前記の調整可能な電圧源に結合して制御電極とトランジスタの前記の１つの電極 との間の電圧電位を所定の調整可能な値にクランプする回路とを含む， トランジスタにおける電力散逸を制限する回路。
4. ４．前記の調整可能な電圧源はトリミング可能な抵抗回路を含む前記請求の範囲 第３項の組合せ回路。
5. ５．前記回路は１対の入力と１出力とを有する比較器スイツチを含み，前記１対 の入力のうちの前記第１入力は前記の調整可能な電圧源に接続し，前記１対の入 力のうちの前記第２入力は基準電位に接続し，前記出力は前記電圧源に接続して いる前記請求の範囲第３項の組合せ回路。
6. ６．前記の調整可能な電圧源は前記比較器スイツチの前記１入力とトランジスタ の前記の１つの電極と電流源との間に結合されたトリミング可能な抵抗を含み前 記のトリミング可能な抵抗を通る所定値の電流を供給する前記請求の範囲第５項 の組合せ回路。
7. ７．前記比較器スイツチは， 第１および第２電極および制御電極を有し。前記第１電極は前記比較器スイツチ の前記第１入力に接続し，前記第２電極は前記比較器スイツチの前記出力に接続 している第１導電形の第１トランジスタと，第１および第２電極および制御電極 を有し，前記制御電極は前記比較器スイツチの前記第１入力に結合し，前記第２ 電極は大地基準電位が供給される第１ノードに結合している第２導電形の第２ト ランジスタと，ほゞ一定の電流を供給する追加の電流源とを含み，前記の追加電 流源は前記第１トランジスタの前記制御電極と前記第２トランジスタの前記第１ 電極の両方に結合している， 前記請求の範囲第６項の組合せ回路。