JPS6245022A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6245022A JPS6245022A JP18493185A JP18493185A JPS6245022A JP S6245022 A JPS6245022 A JP S6245022A JP 18493185 A JP18493185 A JP 18493185A JP 18493185 A JP18493185 A JP 18493185A JP S6245022 A JPS6245022 A JP S6245022A
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- etching
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野〕
本発明は化合物半導体基板を用いた半導体装置の製造方
法に係り、特にオーミック″Ｆｉ極の形成工程の改良に
関する。
法に係り、特にオーミック″Ｆｉ極の形成工程の改良に
関する。
（発明の技術的背景とその問題点）
ＧａＡＳ等の化合物半導体基板を用いたデバイスは個別
素子だけでなく、最近は集積回路の基本素子としても注
目されてきている。このため、素子の微細化、高集積化
の要請が高まっている。
素子だけでなく、最近は集積回路の基本素子としても注
目されてきている。このため、素子の微細化、高集積化
の要請が高まっている。
第２図（ａ）〜（Ｃ）は、ＧａＡＳ基板を用いた素子を
製造する場合に従来一般的に行われているオーミック電
極の形成工程を示す図である。半絶縁性ＧａＡｓ基板１
１にはｎ型動作層１２が形成されており、この表面に絶
縁膜として例えば５ｉＯ２ｖＡ１３を堆積し、コ（７）
Ｓ ｉ ０２１！ １３上に通常のＰＥＰ工程でパター
ニングされたフォトレジスト１１１１４を形成し、この
フォトレジスト横１４をマスクとしてＮ８４ Ｆなどを
用いたウェット・エツチングにより５ｉＯ２１１％！１
３を選択エツチングして所望の開口を形成する （第２
図（ａ））。この後全面に＃Ｉ処理により基板と反応す
るオーミック電極膜１５を形成しく第２図（ｂ））、フ
ォトレジスト１１１１４を除去することによりこの電？
１１１５をリフトオフ加工して熱処理を施こすことによ
り、動作層１２とコンタクトする所望ノ（ターンのオー
ミック電極１５′を形成する（第２図（Ｃ））。
製造する場合に従来一般的に行われているオーミック電
極の形成工程を示す図である。半絶縁性ＧａＡｓ基板１
１にはｎ型動作層１２が形成されており、この表面に絶
縁膜として例えば５ｉＯ２ｖＡ１３を堆積し、コ（７）
Ｓ ｉ ０２１！ １３上に通常のＰＥＰ工程でパター
ニングされたフォトレジスト１１１１４を形成し、この
フォトレジスト横１４をマスクとしてＮ８４ Ｆなどを
用いたウェット・エツチングにより５ｉＯ２１１％！１
３を選択エツチングして所望の開口を形成する （第２
図（ａ））。この後全面に＃Ｉ処理により基板と反応す
るオーミック電極膜１５を形成しく第２図（ｂ））、フ
ォトレジスト１１１１４を除去することによりこの電？
１１１５をリフトオフ加工して熱処理を施こすことによ
り、動作層１２とコンタクトする所望ノ（ターンのオー
ミック電極１５′を形成する（第２図（Ｃ））。
この従来の方法では、５ｉＯ２１１１１３のエツチング
に等方性のウェット・エツチングを用いるために、第２
図１）の示すように大きいアンダーカットが生じる。特
に基板上に既に仙のパターンが形成されていて凹凸があ
る場合には、フォトレジストの密着性不良や５ｉ０２膜
の成＆不良が生じるために、Ｓ ｉ ０２ ｍの横方向
エツチングによるパターン変換差が一層大きくなり、ま
たフォトレジストの剥離等によるリフトオフ加工不良が
生じる。更に形成された電極と周囲の５ｉＣ）＋膜の間
には、第２図（Ｃ）に示したように空間部が生じるため
、平坦性が不充分となり、集積回路を構成する場合の配
線に支障を来たずことになる。
に等方性のウェット・エツチングを用いるために、第２
図１）の示すように大きいアンダーカットが生じる。特
に基板上に既に仙のパターンが形成されていて凹凸があ
る場合には、フォトレジストの密着性不良や５ｉ０２膜
の成＆不良が生じるために、Ｓ ｉ ０２ ｍの横方向
エツチングによるパターン変換差が一層大きくなり、ま
たフォトレジストの剥離等によるリフトオフ加工不良が
生じる。更に形成された電極と周囲の５ｉＣ）＋膜の間
には、第２図（Ｃ）に示したように空間部が生じるため
、平坦性が不充分となり、集積回路を構成する場合の配
線に支障を来たずことになる。
この様な問題を解決するため、絶縁膜のエツチングに例
えばＣＦ４ガスを用いた反応性イオンエツチング（ＲＩ
Ｅ）を用いることが考えられる。
えばＣＦ４ガスを用いた反応性イオンエツチング（ＲＩ
Ｅ）を用いることが考えられる。
このＲＩＥは物理的なスパッタ効果を利用するものであ
るために異方性を示し、例えば３μｍ程度あるいはそれ
以下の微細開口でも精度よく形成することができる。
るために異方性を示し、例えば３μｍ程度あるいはそれ
以下の微細開口でも精度よく形成することができる。
ところがこのＣＦ４ガスを用いたＲＩＥ法にも次のよう
な問題がある。すなわちこのＲＩＥ法では、エツチング
と同時に、ＣＦ３ ” 、ＣＦ２＋などのイオンが基板
に衝突する時にこれが解離してＣ原子またはＣ原子化合
物が基板に堆積する。そしてこの堆積膜がその後に形成
されるオーミック電極膜と基板との間の反応・相互拡散
を阻害し、この結果電極のコンタクト抵抗の増大をもた
らす。
な問題がある。すなわちこのＲＩＥ法では、エツチング
と同時に、ＣＦ３ ” 、ＣＦ２＋などのイオンが基板
に衝突する時にこれが解離してＣ原子またはＣ原子化合
物が基板に堆積する。そしてこの堆積膜がその後に形成
されるオーミック電極膜と基板との間の反応・相互拡散
を阻害し、この結果電極のコンタクト抵抗の増大をもた
らす。
本発明は上記した問題を解決したオーミック電極形成工
程を有する、化合物半導体基板を用いた半導体装置の製
造方法を提供することを目的とする。
程を有する、化合物半導体基板を用いた半導体装置の製
造方法を提供することを目的とする。
本発明は、化合物半導体基板に絶縁膜を堆積し、オーミ
ック電極形成領域の絶縁膜を選択エツチングするに際し
て、炭素（Ｃ）を含まない弗素化合物ガスを用いたＲＩ
Ｅを行なうことを特徴とする。
ック電極形成領域の絶縁膜を選択エツチングするに際し
て、炭素（Ｃ）を含まない弗素化合物ガスを用いたＲＩ
Ｅを行なうことを特徴とする。
本発明に用いる弗素化合物ガスとしては例えば、ＮＦ３
ガスがあり、この他にもＳ ｉ Ｆ４ガス、ＳＦ６ガス
などを用い得る。
ガスがあり、この他にもＳ ｉ Ｆ４ガス、ＳＦ６ガス
などを用い得る。
本発明によれば、絶縁膜のエツチングに異方性を示すＲ
ＩＥを用いるために、オーミック電極を形成するための
微細な開口を高精度に形成することができる。しかも、
反応ガスとしてＣを含まないものを用いるから、開口Ｂ
１１Ｍ板に従来のようにＣ原子やＣ原子化合物の堆積が
なく、従って良好なコンタクト特性を示すオーミック電
極を形成することができる。ＲＩＥによって基板表面は
損傷を受けるが、これはオーミックＮ極膜を形成した後
の熱処理により電極膜と基板との合金化反応が障害なく
進むことにより結果的に消滅し、問題なくなる。また本
発明によれば、絶縁膜の横方向エツチングがないために
、絶縁膜開口にオーミック電極が空間部を残さず埋め込
まれた状態とすることができ、従って平坦性がよくなる
ため、その後の配線の形成が容易になる。これは、集積
回路の高集積化にとって非常に有利になる。
ＩＥを用いるために、オーミック電極を形成するための
微細な開口を高精度に形成することができる。しかも、
反応ガスとしてＣを含まないものを用いるから、開口Ｂ
１１Ｍ板に従来のようにＣ原子やＣ原子化合物の堆積が
なく、従って良好なコンタクト特性を示すオーミック電
極を形成することができる。ＲＩＥによって基板表面は
損傷を受けるが、これはオーミックＮ極膜を形成した後
の熱処理により電極膜と基板との合金化反応が障害なく
進むことにより結果的に消滅し、問題なくなる。また本
発明によれば、絶縁膜の横方向エツチングがないために
、絶縁膜開口にオーミック電極が空間部を残さず埋め込
まれた状態とすることができ、従って平坦性がよくなる
ため、その後の配線の形成が容易になる。これは、集積
回路の高集積化にとって非常に有利になる。
以下本発明の詳細な説明する。
第１図（ａ）〜（ｅ）はＧａＡｓ素子に適用した一実施
例のオーミック電極形成工程を示す図である。半絶縁性
ＧａＡＳ基板１に３ｉ＋を加速電圧２００ＫｅＶ、ドー
ズ吊３．○Ｘ１０１３／Ｃｎでイオン注入し、８５０℃
、１５分の熱処理を行なってｎ型動作層２を形成する。
例のオーミック電極形成工程を示す図である。半絶縁性
ＧａＡＳ基板１に３ｉ＋を加速電圧２００ＫｅＶ、ドー
ズ吊３．○Ｘ１０１３／Ｃｎでイオン注入し、８５０℃
、１５分の熱処理を行なってｎ型動作層２を形成する。
次に全面にＣＶＤ法によりＳ ｉ ０２ ！１１３を堆
積し、この上に７オトレジスト摸４を塗布して通常のＰ
ＥＰ工程によりオーミック電極形成領域に例えば１０．
Ｏμｍｘ３．０μｍの矩形の開口を形成する（第１図（
ａ））。次いでＮＦ３ガスをエツチングガスとして用い
たＲＩＥにより、フオトレジス［・膜４をマスクとして
Ｓ ｉ ０２１１９３を選択エツチングし、基板表面を
露出させる（第１図（ｂ））。エツチングの条件は、ガ
ス圧０．１５ｔｏｒｒ、印加高周波電力０．１Ｗ／ＣＩ
ｉとした。この条件でのＳｉＯ２膜エツチング速度は約
４００人／ｍｉｎであり、ＧａＡＳのエツチング速度が
１０人／ ｍｉｎであって、選択比４０以上が得られて
いる。エツチング時間は５．５分であり、１０％のオー
バーエツチングとなっているが、これはＳ ｉ ０２
ｇ１３の膜厚分布が通常数％あるためである。
積し、この上に７オトレジスト摸４を塗布して通常のＰ
ＥＰ工程によりオーミック電極形成領域に例えば１０．
Ｏμｍｘ３．０μｍの矩形の開口を形成する（第１図（
ａ））。次いでＮＦ３ガスをエツチングガスとして用い
たＲＩＥにより、フオトレジス［・膜４をマスクとして
Ｓ ｉ ０２１１９３を選択エツチングし、基板表面を
露出させる（第１図（ｂ））。エツチングの条件は、ガ
ス圧０．１５ｔｏｒｒ、印加高周波電力０．１Ｗ／ＣＩ
ｉとした。この条件でのＳｉＯ２膜エツチング速度は約
４００人／ｍｉｎであり、ＧａＡＳのエツチング速度が
１０人／ ｍｉｎであって、選択比４０以上が得られて
いる。エツチング時間は５．５分であり、１０％のオー
バーエツチングとなっているが、これはＳ ｉ ０２
ｇ１３の膜厚分布が通常数％あるためである。
実際上記の条件でエツチングを行なったところ、２イン
チΦＧａＡＳウェーへ面内において、エツチング後のＳ
ｉ ０２１１０３の開口部の寸法はマスク寸法３．０
ａｍに対して３．０５＋０．０５ｕｍであり、パターン
変換差、バラツキとも極めて小さかった。なお、このオ
ーバーエツチングの条件のためＭ板表面が数人程度エツ
チングされるが、これは動作層２の厚さが４０００ＡＰ
ｌｊ度あるため殆ど問題にならない。
チΦＧａＡＳウェーへ面内において、エツチング後のＳ
ｉ ０２１１０３の開口部の寸法はマスク寸法３．０
ａｍに対して３．０５＋０．０５ｕｍであり、パターン
変換差、バラツキとも極めて小さかった。なお、このオ
ーバーエツチングの条件のためＭ板表面が数人程度エツ
チングされるが、これは動作層２の厚さが４０００ＡＰ
ｌｊ度あるため殆ど問題にならない。
この後全面にオーミック電極膜としてＡｕＧｅ合金膜５
を約４０００人蒸着しく第１図（Ｃ））、フォトレジス
トｙＡ４を除去することにより不要な、へｕＱｅ合金膜
５をリフトオフ加工する（第１図（ｄ））。そして４０
０℃、５分の熱処理を行なってオーミック電極５′を形
成するく第１図（ｅ）〉。
を約４０００人蒸着しく第１図（Ｃ））、フォトレジス
トｙＡ４を除去することにより不要な、へｕＱｅ合金膜
５をリフトオフ加工する（第１図（ｄ））。そして４０
０℃、５分の熱処理を行なってオーミック電極５′を形
成するく第１図（ｅ）〉。
こうして冑られたオーミック電極についてコンタクト抵
抗を測定したところ、２インチΦウェーハ面内で０．１
５９±０．０１０Ω・１１１℃テあった。
抗を測定したところ、２インチΦウェーハ面内で０．１
５９±０．０１０Ω・１１１℃テあった。
また熱処理後の１！極の表面状態はち密かつ平坦であっ
た。更に、パターン寸法、コンタクト抵抗及び表面状態
いずれについてもウェーハ間のバラツキは小さく、良好
な再現性を示した。
た。更に、パターン寸法、コンタクト抵抗及び表面状態
いずれについてもウェーハ間のバラツキは小さく、良好
な再現性を示した。
比較のため、Ｓ ｉ ０２１！ｌのエツチングにＮＨ４
Ｆ３０％及び）−ＩＦ６％を含む水溶液を用いた他、上
記実施例と同様の条件でオーミック電極を形成した。こ
のエッチャントの場合、液温２５℃でエツチング速度は
約４０００人、／ ｍ ｉ ｎであり、３５秒のエツチ
ングを行なった。２インチΦＧａＡＳウェーハ面内でエ
ツチング後のＳ ｉ ０２ Ｉｌｌ開口部の寸法はマス
ク寸法３．Ｏｕｍに対しておよそ３．３±０．３μ卯で
あった。またフォトレジストと５ｉｚ２１ｅ！どの密着
性不良のため、エッチャントがフォトレジストと５ｉ０
２１の界面に浸み込み、数μｍの横方向エツチングを生
じた箇所が認められた。コンタクト抵抗は０．１５２±
０．０１２Ω１１であり、上記実施例と同程度であった
。
Ｆ３０％及び）−ＩＦ６％を含む水溶液を用いた他、上
記実施例と同様の条件でオーミック電極を形成した。こ
のエッチャントの場合、液温２５℃でエツチング速度は
約４０００人、／ ｍ ｉ ｎであり、３５秒のエツチ
ングを行なった。２インチΦＧａＡＳウェーハ面内でエ
ツチング後のＳ ｉ ０２ Ｉｌｌ開口部の寸法はマス
ク寸法３．Ｏｕｍに対しておよそ３．３±０．３μ卯で
あった。またフォトレジストと５ｉｚ２１ｅ！どの密着
性不良のため、エッチャントがフォトレジストと５ｉ０
２１の界面に浸み込み、数μｍの横方向エツチングを生
じた箇所が認められた。コンタクト抵抗は０．１５２±
０．０１２Ω１１であり、上記実施例と同程度であった
。
別の比較例として、５１０２膜のエツチングにＣＦ４ガ
スによるＲＩＥを用いた他、上記実施例と同様の条件で
オーミック電極を形成した。エツチングの条件は、ＣＦ
４の流量２０８ＣＣＭ、圧力０．０７ｔｏｒｒ、高周波
電力０．１Ｗ／ｃｄである。
スによるＲＩＥを用いた他、上記実施例と同様の条件で
オーミック電極を形成した。エツチングの条件は、ＣＦ
４の流量２０８ＣＣＭ、圧力０．０７ｔｏｒｒ、高周波
電力０．１Ｗ／ｃｄである。
このとき、エツチング速度はＳｉＯ２膜が約５００人／
１ｎ 、ＧａＡｓが約２０人／ｍｉｎであり、ＳｉＯ２
膜のＧａ、Ａ、ｓに対する選択比として２０以上が得ら
れている。エツチング時間は４゜５分であり、上記実施
例と１ｉｉｌ様１０％のオーバーエツチングとなってい
る。２インチΦＧａＡＳウェーへ面内でエツチング後の
５ｉ０２膜の開口部寸法はマスク寸法３．０μｍに対し
て３．０５±０．０５μｍであり、パターン変換差は実
施例と同程度であった。一方、オーミック′ｉＦ＆極の
コンタクト抵抗は、０．３７０＋０．０４２Ω−ｍｍＦ
アリ、非常に高かった。また電極の表面状態は平坦性が
悪く粗いものであった。
１ｎ 、ＧａＡｓが約２０人／ｍｉｎであり、ＳｉＯ２
膜のＧａ、Ａ、ｓに対する選択比として２０以上が得ら
れている。エツチング時間は４゜５分であり、上記実施
例と１ｉｉｌ様１０％のオーバーエツチングとなってい
る。２インチΦＧａＡＳウェーへ面内でエツチング後の
５ｉ０２膜の開口部寸法はマスク寸法３．０μｍに対し
て３．０５±０．０５μｍであり、パターン変換差は実
施例と同程度であった。一方、オーミック′ｉＦ＆極の
コンタクト抵抗は、０．３７０＋０．０４２Ω−ｍｍＦ
アリ、非常に高かった。また電極の表面状態は平坦性が
悪く粗いものであった。
以上明らかにしたように、この実施例によれば、５１０
２膜のエツチングにウェットエツチングを用いた場合と
比較してオーミックＮｔ４をパターン変換差が小さい状
態でかつ均一性、再現性よく形成することができる。こ
れにより、オーミック電極の微細化が可能であり、ｌ！
積回路に適用した場合に素子の高密度化を図ることがで
きる。またオーミック特性及び電極表面状態はウェット
エツチングを用いた場合と遜色なく、ＣＦ４ガスによる
ＲＩＥを用いた場合に比べて明らかに良好である。
２膜のエツチングにウェットエツチングを用いた場合と
比較してオーミックＮｔ４をパターン変換差が小さい状
態でかつ均一性、再現性よく形成することができる。こ
れにより、オーミック電極の微細化が可能であり、ｌ！
積回路に適用した場合に素子の高密度化を図ることがで
きる。またオーミック特性及び電極表面状態はウェット
エツチングを用いた場合と遜色なく、ＣＦ４ガスによる
ＲＩＥを用いた場合に比べて明らかに良好である。
これらはエツチングガスとしてＮＦ３を用いた場合、プ
ラズマ中で解離して生じる物質Ｎ、ＮＦ２等が全て揮発
性であるため、ＣＦ４ガスを用いた場合のように不要な
堆積物がなく、従って後に被肴されたオーミック電極膜
の基板との反応が妨げられることがないこと、及びＲＩ
Ｅにより基板表面に生じた損傷部は後のオーミック′ｉ
Ｒ極膜と基板との反応、合金化により実質的に消滅する
ことによるものである。更にこの実施例により形成され
るオーミック電極は、パターン寸法、コンタクト抵抗、
表面状態いずれも、ウェーハ面内、ウェーハ間のバラツ
キが小さく、均一性、再現性が良好である。
ラズマ中で解離して生じる物質Ｎ、ＮＦ２等が全て揮発
性であるため、ＣＦ４ガスを用いた場合のように不要な
堆積物がなく、従って後に被肴されたオーミック電極膜
の基板との反応が妨げられることがないこと、及びＲＩ
Ｅにより基板表面に生じた損傷部は後のオーミック′ｉ
Ｒ極膜と基板との反応、合金化により実質的に消滅する
ことによるものである。更にこの実施例により形成され
るオーミック電極は、パターン寸法、コンタクト抵抗、
表面状態いずれも、ウェーハ面内、ウェーハ間のバラツ
キが小さく、均一性、再現性が良好である。
本発明は上記実施例に限られない。例えばオーミック電
極材料はＡ ＬＪ Ｑ ｅ合金の他、熱処理によって基
板と反応して良好なオーミック接触を示すものを用い得
る。基板もＧａＡｓに限らず、ｒｎＰなど他の化合物半
導体基板を用いることができる。更に絶縁膜としてＳｉ
Ｏ２膜の他例えばＳｉ３Ｎ＋膜等を用いることができる
。オーミック電極のパターニングは必ずしもリフトオフ
法によらなくてもよく、例えばイオンミリングなどのエ
ツチング法を利用することができる。
極材料はＡ ＬＪ Ｑ ｅ合金の他、熱処理によって基
板と反応して良好なオーミック接触を示すものを用い得
る。基板もＧａＡｓに限らず、ｒｎＰなど他の化合物半
導体基板を用いることができる。更に絶縁膜としてＳｉ
Ｏ２膜の他例えばＳｉ３Ｎ＋膜等を用いることができる
。オーミック電極のパターニングは必ずしもリフトオフ
法によらなくてもよく、例えばイオンミリングなどのエ
ツチング法を利用することができる。
第１図（ａ）〜（ｅ）は本発明の一実施例のオーミック
電極形成工程を示す図、第２図（ａ）〜（Ｃ）は従来の
オーミック電極形成工程を示す図である。 １・・・半絶縁性ＧａＡＳ基板、２・・・ｎ型動作層、
３・・・５ｉＯ２Ｎ！、４・・・フォトレジスト躾、５
・・・ＡＬＩＧｅ合金膜、５′・・・オーミックＮ極。 出願人代理人 弁理士 鈴江武彦 第１図 第１図
電極形成工程を示す図、第２図（ａ）〜（Ｃ）は従来の
オーミック電極形成工程を示す図である。 １・・・半絶縁性ＧａＡＳ基板、２・・・ｎ型動作層、
３・・・５ｉＯ２Ｎ！、４・・・フォトレジスト躾、５
・・・ＡＬＩＧｅ合金膜、５′・・・オーミックＮ極。 出願人代理人 弁理士 鈴江武彦 第１図 第１図
Claims (2)
- （１）化合物半導体基板に絶縁膜を堆積する工程と、前
記絶縁膜を選択エッチングして所望の開口を形成する工
程と、前記開口部に前記基板と反応してオーミック接合
をなすオーミック電極を形成する工程とを有する半導体
装置の製造方法において、前記絶縁膜を選択エッチング
する工程は、炭素を含まない弗素化合物ガスを用いた反
応性イオンエッチングにより行なうことを特徴とする半
導体装置の製造方法。 - （２）前記弗素化合物ガスはＮＦ＿３ガスである特許請
求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18493185A JPS6245022A (ja) | 1985-08-22 | 1985-08-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18493185A JPS6245022A (ja) | 1985-08-22 | 1985-08-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6245022A true JPS6245022A (ja) | 1987-02-27 |
Family
ID=16161849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18493185A Pending JPS6245022A (ja) | 1985-08-22 | 1985-08-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6245022A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6520189B1 (en) * | 1986-09-09 | 2003-02-18 | Semiconductor Energy Laboratory Co., Ltd. | CVD apparatus |
-
1985
- 1985-08-22 JP JP18493185A patent/JPS6245022A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6520189B1 (en) * | 1986-09-09 | 2003-02-18 | Semiconductor Energy Laboratory Co., Ltd. | CVD apparatus |
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