JPS6245023A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6245023A JPS6245023A JP18493385A JP18493385A JPS6245023A JP S6245023 A JPS6245023 A JP S6245023A JP 18493385 A JP18493385 A JP 18493385A JP 18493385 A JP18493385 A JP 18493385A JP S6245023 A JPS6245023 A JP S6245023A
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- ohmic electrode
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野〕
本発明は化合物半導体基板を用いた半導体装置の製造方
法に係り、特にオーミック電極の形成工程の改良に関す
る。
法に係り、特にオーミック電極の形成工程の改良に関す
る。
ＧａＡｓ等の化合物半導体基板をｍｍいたデバイスは個
別素子だけでなく、最近は集積回路の基本素子としても
注目されてきている。このため、素子の微細化、高集積
化の要請が高まっている。
別素子だけでなく、最近は集積回路の基本素子としても
注目されてきている。このため、素子の微細化、高集積
化の要請が高まっている。
第２図（ａ）〜（Ｃ）は、ＧａＡｓ基板を用いた素子を
製造する場合に従来一般的に行われているオーミック電
極の形成工程を示す図である。半絶縁性ＧａＡｓ基板１
１にはｎ型動作層１２が形成されており、この表面に絶
縁膜として例えば５ｉ０２１！！１１３を堆積し、この
ＳｉＯ２膜１３上に通常のＰＥＰ工程でパターニングさ
れたフォトレジスト膜１４を形成し、このフォトレジス
ト膜１４をマスクとしてＮＨ４Ｆなどを用いたウェット
・エツチングにより５ｉＯ２１！１１３を選択エツチン
グして所望の開口を形成する （第２図（ａ））。この
後全面に熱処理により基板と反応するオーミック電極膜
１５を形成しく第２図（ｂ））、フォトレジスト膜１４
を除去することによりこの電極ｌｌ１１５をリフトオフ
加工して熱処理を施こすことにより、動作１１２とコン
タクトする所望パターンのオーミック電極１５′を形成
する（第２図（Ｃ））。
製造する場合に従来一般的に行われているオーミック電
極の形成工程を示す図である。半絶縁性ＧａＡｓ基板１
１にはｎ型動作層１２が形成されており、この表面に絶
縁膜として例えば５ｉ０２１！！１１３を堆積し、この
ＳｉＯ２膜１３上に通常のＰＥＰ工程でパターニングさ
れたフォトレジスト膜１４を形成し、このフォトレジス
ト膜１４をマスクとしてＮＨ４Ｆなどを用いたウェット
・エツチングにより５ｉＯ２１！１１３を選択エツチン
グして所望の開口を形成する （第２図（ａ））。この
後全面に熱処理により基板と反応するオーミック電極膜
１５を形成しく第２図（ｂ））、フォトレジスト膜１４
を除去することによりこの電極ｌｌ１１５をリフトオフ
加工して熱処理を施こすことにより、動作１１２とコン
タクトする所望パターンのオーミック電極１５′を形成
する（第２図（Ｃ））。
この従来の方法では、Ｓｉ○２１１１３のエツチングに
等方性のウェット・エツチングを用いるために、第２図
（ｂ）の示すように大きいアンダーカットが生じる。特
に基板上に既に他のパターンが形成されていて凹凸があ
る場合には、フォトレジストの密着性不良やＳ ｉ ０
２ ＩＩＩの成長不良が生じるために、Ｓ ｔ ０２
ＩＩＩの横方向エツチングによるパターン変換差が一層
大きくなり、またフォトレジストの剥離等によるリフト
オフ加工不良が生じる。更に形成された電極と周囲のＳ
ｉ ０２膜の間には、第２図（Ｃ）に示したように空
間部が生じるため、平坦性が不充分となり、集積回路を
構成する場合の配線に支障を来たすことになる。
等方性のウェット・エツチングを用いるために、第２図
（ｂ）の示すように大きいアンダーカットが生じる。特
に基板上に既に他のパターンが形成されていて凹凸があ
る場合には、フォトレジストの密着性不良やＳ ｉ ０
２ ＩＩＩの成長不良が生じるために、Ｓ ｔ ０２
ＩＩＩの横方向エツチングによるパターン変換差が一層
大きくなり、またフォトレジストの剥離等によるリフト
オフ加工不良が生じる。更に形成された電極と周囲のＳ
ｉ ０２膜の間には、第２図（Ｃ）に示したように空
間部が生じるため、平坦性が不充分となり、集積回路を
構成する場合の配線に支障を来たすことになる。
この様な問題を解決するため、絶縁膜のエツチングに例
えばＣＦ４ガスを用いた反応性イオンエツチング（ＲＩ
Ｅ）を用いることが考えられる。
えばＣＦ４ガスを用いた反応性イオンエツチング（ＲＩ
Ｅ）を用いることが考えられる。
このＲＩＥは物理的なスパッタ効果を利用するものであ
るために異方性を示し、例えば３μｍ程度あるいはそれ
以下の微細開口でも精度よく形成することができる。
るために異方性を示し、例えば３μｍ程度あるいはそれ
以下の微細開口でも精度よく形成することができる。
ところがこのＣＦ４ガスを用いたＲＩＥ法にも次のよう
な問題がある。すなわちこのＲＩＥ法では、エツチング
と同時に、ＣＦ３ ” 、ＣＦ２ ”などのイオンが基
板に衝突する時にこれが解離してＣ原子またはＣ原子化
合物が基板に堆積する。そしてこの堆積膜がその後に形
成されるオーミック電ｔｆ！膜と基板との間の反応・相
互拡散を阻害し、この結果電極のコンタクト抵抗の増大
をもたらす。
な問題がある。すなわちこのＲＩＥ法では、エツチング
と同時に、ＣＦ３ ” 、ＣＦ２ ”などのイオンが基
板に衝突する時にこれが解離してＣ原子またはＣ原子化
合物が基板に堆積する。そしてこの堆積膜がその後に形
成されるオーミック電ｔｆ！膜と基板との間の反応・相
互拡散を阻害し、この結果電極のコンタクト抵抗の増大
をもたらす。
本発明は上記した問題を解決したオーミック電極形成工
程を、有する、化合物半導体基板を用いた半導体装置の
製造方法を提供することを目的とする。
程を、有する、化合物半導体基板を用いた半導体装置の
製造方法を提供することを目的とする。
本発明は、化合物半導体基板に絶縁膜を堆積し、オーミ
ック電極形成領域の絶縁膜を選択エツチングするに際し
て、ＣＦ４ガスと０２ガスの混合ガスを用いたＲＩＥを
行なうことを特徴とする。
ック電極形成領域の絶縁膜を選択エツチングするに際し
て、ＣＦ４ガスと０２ガスの混合ガスを用いたＲＩＥを
行なうことを特徴とする。
本発明によれば、絶縁膜のエツチングに異方性を示すＲ
ＩＥを用いるために、オーミック電極を形成するための
微細な開口を高精度に形成することができる。エツチン
グガスにＣＦ４を用いるため、ＣＦ３ ” 、ＣＦ２＋
等が基板表面に衝突してＣ原子を生成するが、これは同
時に混合される０２ガスと反応してｃｏやＣＯ２として
除去される。従って電極形成面に無用な堆積物がなく、
良好なコンタクト特性を示すオーミック電極を形成する
ことができる。
ＩＥを用いるために、オーミック電極を形成するための
微細な開口を高精度に形成することができる。エツチン
グガスにＣＦ４を用いるため、ＣＦ３ ” 、ＣＦ２＋
等が基板表面に衝突してＣ原子を生成するが、これは同
時に混合される０２ガスと反応してｃｏやＣＯ２として
除去される。従って電極形成面に無用な堆積物がなく、
良好なコンタクト特性を示すオーミック電極を形成する
ことができる。
また、ＲＩＥによって基板表面は損傷を受けるが、これ
はオーミック電極膜を形成した後の熱処理により電極膜
と基板との合金化反応が障害なく進むことにより結果的
に消滅し、問題なくなる。
はオーミック電極膜を形成した後の熱処理により電極膜
と基板との合金化反応が障害なく進むことにより結果的
に消滅し、問題なくなる。
また本発明によれば、絶縁膜の横方向エツチングがない
ために、絶縁膜開口にオーミック電極が空間部を残さず
埋め込まれた状態とすることができ、従って平坦性がよ
くなるため、その後の配線の形成が容易になる。これは
、集積回路の高集積化にとって非常に有利になる。
ために、絶縁膜開口にオーミック電極が空間部を残さず
埋め込まれた状態とすることができ、従って平坦性がよ
くなるため、その後の配線の形成が容易になる。これは
、集積回路の高集積化にとって非常に有利になる。
以下本発明の詳細な説明する。
第１図（ａ）〜（ｅ）はＧａＡｓ素子に適用した一実施
例のオーミック電極形成工程を示す図である。半絶縁性
ＧａＡｓ基板１に３ ｉ ４−を加速電圧２００ＫｅＶ
１ドーズ１３．Ｑｘｌ ０工３／ｒ、ｔｉでイオン注入
し、８５０”Ｃ１１５分の熱処理を行なってｎ型動作層
２を形成する。次に全面にＣＶＤ法によ、すＳ ｉ ０
２膜３を堆積し、１この上にフォトレジストＩＩ！４を
塗布して通常のＰＥＰ工程によりオーミック電極形成領
域に例えば１０．０μｍｘ３．Ｑμｍの矩形の開口を形
成する（第１図（ａ））。次いでＣＦ４ガスと０２ガス
の混合ガスをエツチングガスとして用いたＲＩＥにより
、フォトレジスト膜４をマスクとしてＳｉＯ２膜３を選
択エツチングし、基板表面を露出させる（第１図（ｂ）
）。エツチングの条件は、ＣＦ４、Ｏ２の流量がそれぞ
れ２０ＳＣＣＭ、 １０８ＣＣＭ、ガス圧Ｑ 、 ’Ｑ ７ ｔｏ’ｒｒ、
印加ａ周ｍ電力０．１Ｗ／ｃｄとした。この条件でのＳ
ｉＯ２膜エツチング速度は約４５０人／ｍｉｎであり、
ＧａＡｓのエツチング速度が約２０人ｙｍ＋ｎであって
、選択比４０以上が得られている。エツチング時間は５
．５分であり、１０％のオーバーエツチングとなってい
るが、これはＳｉＯ２膜３の膜厚分布が通常数％あるた
めである。
例のオーミック電極形成工程を示す図である。半絶縁性
ＧａＡｓ基板１に３ ｉ ４−を加速電圧２００ＫｅＶ
１ドーズ１３．Ｑｘｌ ０工３／ｒ、ｔｉでイオン注入
し、８５０”Ｃ１１５分の熱処理を行なってｎ型動作層
２を形成する。次に全面にＣＶＤ法によ、すＳ ｉ ０
２膜３を堆積し、１この上にフォトレジストＩＩ！４を
塗布して通常のＰＥＰ工程によりオーミック電極形成領
域に例えば１０．０μｍｘ３．Ｑμｍの矩形の開口を形
成する（第１図（ａ））。次いでＣＦ４ガスと０２ガス
の混合ガスをエツチングガスとして用いたＲＩＥにより
、フォトレジスト膜４をマスクとしてＳｉＯ２膜３を選
択エツチングし、基板表面を露出させる（第１図（ｂ）
）。エツチングの条件は、ＣＦ４、Ｏ２の流量がそれぞ
れ２０ＳＣＣＭ、 １０８ＣＣＭ、ガス圧Ｑ 、 ’Ｑ ７ ｔｏ’ｒｒ、
印加ａ周ｍ電力０．１Ｗ／ｃｄとした。この条件でのＳ
ｉＯ２膜エツチング速度は約４５０人／ｍｉｎであり、
ＧａＡｓのエツチング速度が約２０人ｙｍ＋ｎであって
、選択比４０以上が得られている。エツチング時間は５
．５分であり、１０％のオーバーエツチングとなってい
るが、これはＳｉＯ２膜３の膜厚分布が通常数％あるた
めである。
実際上記の条件でエツチングを行なったところ、２イン
チのＧａＡｓウェーハ面内において、エツチング後のＳ
ｉ ０２ ＩＩ３の開口部の寸法はマスク寸法３．０
μ７ＦＬに対して３．１±０．０５μｍであり、パター
ン変換差、バラツキとも橿めて小さかった。なお、この
オーバーエツチングの条件のため基板表面が１０〜１５
人程度エツチングされるが、これは動作１１２の厚さが
４０００人程度０るため殆ど問題にならない。
チのＧａＡｓウェーハ面内において、エツチング後のＳ
ｉ ０２ ＩＩ３の開口部の寸法はマスク寸法３．０
μ７ＦＬに対して３．１±０．０５μｍであり、パター
ン変換差、バラツキとも橿めて小さかった。なお、この
オーバーエツチングの条件のため基板表面が１０〜１５
人程度エツチングされるが、これは動作１１２の厚さが
４０００人程度０るため殆ど問題にならない。
この後全面にオーミック電極膜としてＡｕＧｅ合金１１
０５ ヲ約２００ｏ人蒸着しく第１図（Ｃ））、フォト
レジスト１１４を除去することにより不要なＡｕＧｅ合
金［１５をリフトオフ加工する（第１図（ｄ））。そし
て４００℃、５分の熱処理を行なってオーミック電極５
′を形成する（第１図（ｅ））。
０５ ヲ約２００ｏ人蒸着しく第１図（Ｃ））、フォト
レジスト１１４を除去することにより不要なＡｕＧｅ合
金［１５をリフトオフ加工する（第１図（ｄ））。そし
て４００℃、５分の熱処理を行なってオーミック電極５
′を形成する（第１図（ｅ））。
こうして得られたオーミック電極についてコンタクト抵
抗を測定したところ、２インチΦウェーへ面内で０．１
６１±０．０１１Ω・ｌであった。
抗を測定したところ、２インチΦウェーへ面内で０．１
６１±０．０１１Ω・ｌであった。
また熱処理後の電極の表面状態はち密かつ平坦であった
。更に、パターン寸法、コンタクト抵抗及び表面状態い
ずれについてもウェーハ間のバラツキは小さく、良好な
再現性を示した。
。更に、パターン寸法、コンタクト抵抗及び表面状態い
ずれについてもウェーハ間のバラツキは小さく、良好な
再現性を示した。
比較のため、ＳｉＯ２膜のエツチングにＮＨ４Ｆ３０％
及びＨＦ６％を含む水溶液を用いた他、上記実施例と同
様の条件でオーミック電極を形成した。このエッチャン
トの場合、液′ａ２５℃でエツチング速度は約４０００
人／ｓｉｎであり、３５秒のエツチングを行なった。２
インチΦＧａＡｓウェーへ面内でエツチング後の５１０
２膜開口部の寸法はマスク寸法３．０μｍに対しておよ
そ３．３±０．３μｍであった。またフォトレジストと
ＳｉＯ２膜との密着性不良のため、エッチャントがフォ
トレジストとＳｉＯ２膜の界面に浸み込み、数μｍの横
方向エツチングを生じた箇所が認められた。コンタクト
抵抗は０．１５２±０．０１２Ω・ｍｌｌ１であり、上
記実施例と同程度であった。
及びＨＦ６％を含む水溶液を用いた他、上記実施例と同
様の条件でオーミック電極を形成した。このエッチャン
トの場合、液′ａ２５℃でエツチング速度は約４０００
人／ｓｉｎであり、３５秒のエツチングを行なった。２
インチΦＧａＡｓウェーへ面内でエツチング後の５１０
２膜開口部の寸法はマスク寸法３．０μｍに対しておよ
そ３．３±０．３μｍであった。またフォトレジストと
ＳｉＯ２膜との密着性不良のため、エッチャントがフォ
トレジストとＳｉＯ２膜の界面に浸み込み、数μｍの横
方向エツチングを生じた箇所が認められた。コンタクト
抵抗は０．１５２±０．０１２Ω・ｍｌｌ１であり、上
記実施例と同程度であった。
別の比較例として、Ｓｉ○２１１１のエツチングにＣＦ
４ガスのみによるＲＩＥを用いた他、上記実施例と同様
の条件でオーミック電極を形成した。
４ガスのみによるＲＩＥを用いた他、上記実施例と同様
の条件でオーミック電極を形成した。
エツチングの条件は、ＣＦ４の流１２０８ＣＣＭ。
圧力０．０７ｔｏｒｒ、高周波電力０．１Ｗ／ｃｄであ
る。このとき、エツチング速度はＳ ｉ ０２１！が約
５００人／１ｎ 、ＧａＡｓが約２０人／１ｎであり、
ＳｉＯ２膜のＧａＡｓに対する選択比として２０以上が
得られている。エツチング時間は４゜５分であり、上記
実施例と同様１０％のオーバーエツチングとなっている
。２インチΦＧａＡｓウェーハ面内でエツチング後の５
ｉＯ２１１の開口部寸法はマスク寸法３．０μｍに対し
て３．０５±０．０５μｍであり、パターン変換差は実
施例と同程度であった。一方、オーミック電極のコンタ
クト抵抗は、０．３７０±０．０４２Ω・ＩＩであり、
非常に高かった。また電極の表面状態は平坦性が悪く粗
いものであった。
る。このとき、エツチング速度はＳ ｉ ０２１！が約
５００人／１ｎ 、ＧａＡｓが約２０人／１ｎであり、
ＳｉＯ２膜のＧａＡｓに対する選択比として２０以上が
得られている。エツチング時間は４゜５分であり、上記
実施例と同様１０％のオーバーエツチングとなっている
。２インチΦＧａＡｓウェーハ面内でエツチング後の５
ｉＯ２１１の開口部寸法はマスク寸法３．０μｍに対し
て３．０５±０．０５μｍであり、パターン変換差は実
施例と同程度であった。一方、オーミック電極のコンタ
クト抵抗は、０．３７０±０．０４２Ω・ＩＩであり、
非常に高かった。また電極の表面状態は平坦性が悪く粗
いものであった。
以上明らかにしたように、この実施例によれば、５１０
２膜のエツチングにウェットエツチングを用いた場合と
比較してオーミック電極をパターン変換差が小さい状態
でかつ均一性、再現性よく形成することができる。これ
により、オーミック電極の微細化が可能であり、集積回
路に適用した場合に素子の高密度化を図ることができる
。またオーミック特性及び電極表面状態はウェットエツ
チングを用いた場合と遜色なく、ＣＦ４ガスのみによる
ＲＩＥを用いた場合に比べて明らかに良好である。これ
らはエツチングガスとしてＣＦ４に０２を混合した場合
、解離して生成されるＣ原子がＣＯやＣＯ２の形で除去
され、ＣＦ４ガスのみを用いた場合のように不要な堆積
物がな（、従りて後に被着されたオーミック電極膜の基
板との反応が妨げられることがないこと、及びＲＩＥに
より基板表面に生じた損傷部は後のオーミック電極膜と
基板との反応、合金化により実質的に消滅することによ
るものである。更にこの実施例により形成されるオーミ
ック電極は、パターン寸法、コンタクト抵抗、表面状態
いずれも、ウェーハ面内、ウェーへ間のバラツキが小さ
く、均一性、再現性が良好である。
２膜のエツチングにウェットエツチングを用いた場合と
比較してオーミック電極をパターン変換差が小さい状態
でかつ均一性、再現性よく形成することができる。これ
により、オーミック電極の微細化が可能であり、集積回
路に適用した場合に素子の高密度化を図ることができる
。またオーミック特性及び電極表面状態はウェットエツ
チングを用いた場合と遜色なく、ＣＦ４ガスのみによる
ＲＩＥを用いた場合に比べて明らかに良好である。これ
らはエツチングガスとしてＣＦ４に０２を混合した場合
、解離して生成されるＣ原子がＣＯやＣＯ２の形で除去
され、ＣＦ４ガスのみを用いた場合のように不要な堆積
物がな（、従りて後に被着されたオーミック電極膜の基
板との反応が妨げられることがないこと、及びＲＩＥに
より基板表面に生じた損傷部は後のオーミック電極膜と
基板との反応、合金化により実質的に消滅することによ
るものである。更にこの実施例により形成されるオーミ
ック電極は、パターン寸法、コンタクト抵抗、表面状態
いずれも、ウェーハ面内、ウェーへ間のバラツキが小さ
く、均一性、再現性が良好である。
本発明は上記実施例に限られない。例えばオーミック電
極材料はＡｕＧｅ合金の他、熱処理によって基板と反応
して良好なオーミック接触を示すものを用い得る。基板
もＧａＡｓに限らず、ＩｎＰなど他の化合物半導体基板
を用いることができる。更に絶縁膜としてＳｉＯ２膜の
他例えばＳｉ３Ｎ＋Ｉ！等を用いることができる。オー
ミック電極のバターニングは必ずしもリフトオフ法によ
らなくてもよく、例えばイオンミリングなどのエツチン
グ法を利用することができる。
極材料はＡｕＧｅ合金の他、熱処理によって基板と反応
して良好なオーミック接触を示すものを用い得る。基板
もＧａＡｓに限らず、ＩｎＰなど他の化合物半導体基板
を用いることができる。更に絶縁膜としてＳｉＯ２膜の
他例えばＳｉ３Ｎ＋Ｉ！等を用いることができる。オー
ミック電極のバターニングは必ずしもリフトオフ法によ
らなくてもよく、例えばイオンミリングなどのエツチン
グ法を利用することができる。
第１図（ａ）〜（ｅ）は本発明の一実施例のオーミック
電極形成工程を示す図、第２図（ａ）〜（Ｃ）は従来の
オーミック電極形成工程を示す図である。 １・・・半絶縁性ＧａＡｓ基板、２・・・ｎ型動作層、
３・・・５ｉＯ２１１，４・・・フォトレジスト膜、５
・・・ＡｕＧｅ合金膜、５′・・・オーミック電極。 出願人代理人 弁理士 鈴江武彦 第１図 第１図
電極形成工程を示す図、第２図（ａ）〜（Ｃ）は従来の
オーミック電極形成工程を示す図である。 １・・・半絶縁性ＧａＡｓ基板、２・・・ｎ型動作層、
３・・・５ｉＯ２１１，４・・・フォトレジスト膜、５
・・・ＡｕＧｅ合金膜、５′・・・オーミック電極。 出願人代理人 弁理士 鈴江武彦 第１図 第１図
Claims (2)
- （１）化合物半導体基板に絶縁膜を堆積する工程と、前
記絶縁膜を選択エッチングして所望の開口を形成する工
程と、前記開口部に前記基板と反応してオーミック接合
をなすオーミック電極を形成する工程とを有する半導体
装置の製造方法において、前記絶縁膜を選択エッチング
する工程は、ＣＦ＿４ガスとＯ＿２ガスの混合ガスを用
いた反応性イオンエッチングにより行なうことを特徴と
する半導体装置の製造方法。 - （２）前記化合物半導体基板はＧａＡｓ基板であり、前
記絶縁膜はＳｉＯ＿２膜またはＳｉ＿３Ｎ＿４膜である
特許請求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18493385A JPS6245023A (ja) | 1985-08-22 | 1985-08-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18493385A JPS6245023A (ja) | 1985-08-22 | 1985-08-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6245023A true JPS6245023A (ja) | 1987-02-27 |
Family
ID=16161884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18493385A Pending JPS6245023A (ja) | 1985-08-22 | 1985-08-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6245023A (ja) |
-
1985
- 1985-08-22 JP JP18493385A patent/JPS6245023A/ja active Pending
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