JPS6244414B2 - - Google Patents
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- JPS6244414B2 JPS6244414B2 JP12722682A JP12722682A JPS6244414B2 JP S6244414 B2 JPS6244414 B2 JP S6244414B2 JP 12722682 A JP12722682 A JP 12722682A JP 12722682 A JP12722682 A JP 12722682A JP S6244414 B2 JPS6244414 B2 JP S6244414B2
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- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 27
- 239000000758 substrate Substances 0.000 claims description 24
- 150000004767 nitrides Chemical class 0.000 claims description 21
- 238000000034 method Methods 0.000 claims description 12
- 238000004519 manufacturing process Methods 0.000 claims description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 8
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 3
- 230000001590 oxidative effect Effects 0.000 claims description 3
- 229910000040 hydrogen fluoride Inorganic materials 0.000 claims 2
- 238000007743 anodising Methods 0.000 claims 1
- 238000002955 isolation Methods 0.000 description 12
- 229910021426 porous silicon Inorganic materials 0.000 description 9
- 238000002048 anodisation reaction Methods 0.000 description 5
- 238000000926 separation method Methods 0.000 description 5
- 238000009413 insulation Methods 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000007665 sagging Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
-
- H—ELECTRICITY
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
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Description
【発明の詳細な説明】
本発明は、誘電体絶縁分離による集積回路用基
板の製造方法に係るもので、特に、絶縁分離領域
となる、単結晶シリコンの島を取り囲むシリコン
酸化物の形成方法に関するものである。
板の製造方法に係るもので、特に、絶縁分離領域
となる、単結晶シリコンの島を取り囲むシリコン
酸化物の形成方法に関するものである。
半導体集積回路における素子の分離の方法には
種々あるが、最も一般的に用いられているものは
PN接合分離である。しかし、近時、誘電体絶縁
分離が、耐圧、容量、スピード、リークなどの特
性の面においてPN接合分離よりも優れているの
で、その利用が考えられている。しかし、この誘
電体絶縁分離においては、工数が多くなること、
歩留が低下すること、などが実用化の上で大きな
問題となつている。
種々あるが、最も一般的に用いられているものは
PN接合分離である。しかし、近時、誘電体絶縁
分離が、耐圧、容量、スピード、リークなどの特
性の面においてPN接合分離よりも優れているの
で、その利用が考えられている。しかし、この誘
電体絶縁分離においては、工数が多くなること、
歩留が低下すること、などが実用化の上で大きな
問題となつている。
最も多く利用される誘電体絶縁分離技術では、
シリコン基板にＶ字形の溝を形成し、溝に酸化膜
形成後その上に多結晶シリコンを1200℃近い温度
で約400μｍ堆積させている。このときの熱によ
つてウエハが反つたり、損傷する問題があり、ま
たそのために、シリコン基板を研磨したときに単
結晶シリコンの島が設計通りにできず、削り過ぎ
となつたり、溝の底部まで削ることができず完全
に分離されなかつたりしてしまうことが多い。
シリコン基板にＶ字形の溝を形成し、溝に酸化膜
形成後その上に多結晶シリコンを1200℃近い温度
で約400μｍ堆積させている。このときの熱によ
つてウエハが反つたり、損傷する問題があり、ま
たそのために、シリコン基板を研磨したときに単
結晶シリコンの島が設計通りにできず、削り過ぎ
となつたり、溝の底部まで削ることができず完全
に分離されなかつたりしてしまうことが多い。
上記のような誘電体絶縁分離技術における問題
を解決する方法についても考えられている。一つ
は、多結晶シリコンを堆積させてもウエハの反り
が小さくなるようにしようとするものである。も
う一つの方法は、溝を形成することなく誘電体の
分離領域を形成しようとするものである。このよ
うな技術については、特開昭53−70777号公報な
どに示されているが、いずれも工数を多く要する
ので、コスト、歩留の点で不利となり、また、誘
電体形成のための酸化が十分に行なわれずに、誘
電体絶縁分離の特性を十分に生かせないなどとい
う問題がある。
を解決する方法についても考えられている。一つ
は、多結晶シリコンを堆積させてもウエハの反り
が小さくなるようにしようとするものである。も
う一つの方法は、溝を形成することなく誘電体の
分離領域を形成しようとするものである。このよ
うな技術については、特開昭53−70777号公報な
どに示されているが、いずれも工数を多く要する
ので、コスト、歩留の点で不利となり、また、誘
電体形成のための酸化が十分に行なわれずに、誘
電体絶縁分離の特性を十分に生かせないなどとい
う問題がある。
本発明は、上記のような問題を解決して、極め
て少ない工数によつて、信頼性が高く、特性の優
れた誘電体絶縁分離による集積回路用基板が得ら
れる製造方法を提供することを目的とする。
て少ない工数によつて、信頼性が高く、特性の優
れた誘電体絶縁分離による集積回路用基板が得ら
れる製造方法を提供することを目的とする。
本発明による集積回路用基板の製造方法におい
ては、単結晶シリコンを部分的に酸化することに
よつて上記の目的を達成するものであり、更に、
単結晶シリコンと多結晶シリコンとの間の酸化膜
や多結晶シリコンを侵すことなく酸化することの
できるものである。
ては、単結晶シリコンを部分的に酸化することに
よつて上記の目的を達成するものであり、更に、
単結晶シリコンと多結晶シリコンとの間の酸化膜
や多結晶シリコンを侵すことなく酸化することの
できるものである。
以下、図面に従つて、本発明の実施例につき説
明する。図面Ａ−Ｆは発明の実施例を示す正面断
面図である。
明する。図面Ａ−Ｆは発明の実施例を示す正面断
面図である。
Ｎ型単結晶シリコン基板１０の一表面に窒化シ
リコン（Si3N4）の膜１１を約200〜2000Åの厚み
で形成する(A)。
リコン（Si3N4）の膜１１を約200〜2000Åの厚み
で形成する(A)。
Si3N4の膜１１の上に二酸化シリコンSiO2の膜
１２を4000〜8000Åの厚みで形成する(B)。これら
の窒化膜１１と酸化膜１２は誘電体として素子を
分離するために用いられるものであるが、酸化膜
は必ずしも形成する必要はない。窒化膜、酸化膜
は通常気相成長によつて形成される。
１２を4000〜8000Åの厚みで形成する(B)。これら
の窒化膜１１と酸化膜１２は誘電体として素子を
分離するために用いられるものであるが、酸化膜
は必ずしも形成する必要はない。窒化膜、酸化膜
は通常気相成長によつて形成される。
SiO2の膜１２の表面にシリコンを気相成長さ
せると、多結晶シリコン１３が形成される。多結
晶シリコン１３はシリコンウエハを支持するのに
十分な厚み、例えば３インチウエハの場合には約
400μｍとなるように形成される(C)。
せると、多結晶シリコン１３が形成される。多結
晶シリコン１３はシリコンウエハを支持するのに
十分な厚み、例えば３インチウエハの場合には約
400μｍとなるように形成される(C)。
単結晶シリコン基板１０を裏面から研磨して集
積回路素子を形成するのに適した厚みとする。通
常は５〜50μｍ以内とする。研磨した面に窒化シ
リコン（Si3N4）の膜１４を形成し、分離領域とな
る部分のみをエツチングによつて除去する(D)。こ
の窒化膜１４は分離領域の形成のためのマスクと
なるもので、分離領域の面積よりも小さい面積の
単結晶シリコン１０が露出するように形成してお
くとよい。
積回路素子を形成するのに適した厚みとする。通
常は５〜50μｍ以内とする。研磨した面に窒化シ
リコン（Si3N4）の膜１４を形成し、分離領域とな
る部分のみをエツチングによつて除去する(D)。こ
の窒化膜１４は分離領域の形成のためのマスクと
なるもので、分離領域の面積よりも小さい面積の
単結晶シリコン１０が露出するように形成してお
くとよい。
次に、窒化膜１４をマスクとしてＰ型の不純物
を単結晶シリコン１０に注入または拡散によつ
て、表面から窒化膜１１に達するＰ型の領域を形
成する(E)。この場合Ｐ型の領域は単結晶シリコン
の両面から拡散させるようにしても良い。但し、
他の手段を併せて用いればこのＰ型不純物は必ず
しも注入または拡散せずにＮ型のままで次の工程
に進んでも良い。
を単結晶シリコン１０に注入または拡散によつ
て、表面から窒化膜１１に達するＰ型の領域を形
成する(E)。この場合Ｐ型の領域は単結晶シリコン
の両面から拡散させるようにしても良い。但し、
他の手段を併せて用いればこのＰ型不純物は必ず
しも注入または拡散せずにＮ型のままで次の工程
に進んでも良い。
単結晶シリコン基板１０の表面に窒化膜１４が
部分的に形成された状態において単結晶シリコン
基板１０をフツ化水素（HF）中で陽極化成す
る。この陽極化成によつて、露出した単結晶シリ
コンとその下側の部分は多孔質シリコンとなる。
この場合に、Ｐ型の領域が形成されていると陽極
化成が容易となる。多孔質シリコンは、表面から
反対側の窒化膜１１まで達するようにして形成し
ておく。
部分的に形成された状態において単結晶シリコン
基板１０をフツ化水素（HF）中で陽極化成す
る。この陽極化成によつて、露出した単結晶シリ
コンとその下側の部分は多孔質シリコンとなる。
この場合に、Ｐ型の領域が形成されていると陽極
化成が容易となる。多孔質シリコンは、表面から
反対側の窒化膜１１まで達するようにして形成し
ておく。
多孔質シリコンは酸化されやすい性質を有して
いるので、多孔質シリコンが形成されたウエハを
酸化すると、多孔質シリコンの部分は酸化が進み
シリコン酸化物１５に変化する(F)。このシリコン
酸化物１５は、多孔質シリコンに対応する部分
に、ほゞ同じ面積で形成される。初めに形成され
た酸化膜１２とシリコン酸化物１５によつて囲ま
れて絶縁されて分離された単結晶シリコンの島１
０が形成される。
いるので、多孔質シリコンが形成されたウエハを
酸化すると、多孔質シリコンの部分は酸化が進み
シリコン酸化物１５に変化する(F)。このシリコン
酸化物１５は、多孔質シリコンに対応する部分
に、ほゞ同じ面積で形成される。初めに形成され
た酸化膜１２とシリコン酸化物１５によつて囲ま
れて絶縁されて分離された単結晶シリコンの島１
０が形成される。
最後に、窒化膜１４を除去して集積回路用基板
が形成される。
が形成される。
なお、酸化膜１２は必ずしも必要ではなく、窒
化膜のみで単結晶シリコンと多結晶シリコンを分
離しても良い。
化膜のみで単結晶シリコンと多結晶シリコンを分
離しても良い。
上記のように、本発明による集積回路用基板の
製造方法においては、予め形成しておいた窒化膜
を含む絶縁層と、多孔質シリコンを酸化してでき
るシリコン酸化物とによつて単結晶シリコンの島
が誘電体層によつて絶縁分離されるように形成さ
れる。したがつて、多孔質シリコンの形成は、窒
化シリコン膜の窓の部分から酸化膜上に形成され
た窒化膜に達する範囲のみにおいて形成すれば良
く、従来のように単結晶シリコンの島の下側まで
多孔質化したり酸化したりする必要はない。
製造方法においては、予め形成しておいた窒化膜
を含む絶縁層と、多孔質シリコンを酸化してでき
るシリコン酸化物とによつて単結晶シリコンの島
が誘電体層によつて絶縁分離されるように形成さ
れる。したがつて、多孔質シリコンの形成は、窒
化シリコン膜の窓の部分から酸化膜上に形成され
た窒化膜に達する範囲のみにおいて形成すれば良
く、従来のように単結晶シリコンの島の下側まで
多孔質化したり酸化したりする必要はない。
また、酸化膜と単結晶シリコンの間に窒化膜が
形成されているので、陽極化成の際に酸化膜ある
いは単結晶シリコンが侵されることがなく、必要
な範囲のみが陽極化成されて多孔質シリコンとな
る。
形成されているので、陽極化成の際に酸化膜ある
いは単結晶シリコンが侵されることがなく、必要
な範囲のみが陽極化成されて多孔質シリコンとな
る。
前述したが、窒化シリコン膜に形成する窓の大
きさは、多孔質化する領域の面積よりも小さく形
成しておく。これは、Ｐ型領域の形成のときや、
陽極化成による多孔質化の際に、横方向にも広が
りを持つためである。
きさは、多孔質化する領域の面積よりも小さく形
成しておく。これは、Ｐ型領域の形成のときや、
陽極化成による多孔質化の際に、横方向にも広が
りを持つためである。
本発明による集積回路用基板の製造方法によれ
ば、基板に溝を形成する必要がないので、基板の
反り、損傷の生じるおそれが少なくなる。また、
たとえ基板に反りが生じても、基板の最も深い部
分が陽極化成されるように時間を調整することに
よつて、確実に多孔質化でき、また、それによつ
て酸化物の形成が可能となる。従つて、基板の反
りによつて絶縁分離層が表面まで形成されないと
いつた従来の問題は解決される。そのため、製造
工程における歩留は大幅に向上する。
ば、基板に溝を形成する必要がないので、基板の
反り、損傷の生じるおそれが少なくなる。また、
たとえ基板に反りが生じても、基板の最も深い部
分が陽極化成されるように時間を調整することに
よつて、確実に多孔質化でき、また、それによつ
て酸化物の形成が可能となる。従つて、基板の反
りによつて絶縁分離層が表面まで形成されないと
いつた従来の問題は解決される。そのため、製造
工程における歩留は大幅に向上する。
更に、窒化膜によつて不要な陽極化成や侵食を
防止できるので、素子の信頼性を高めることがで
きる利点もある。窒化膜と酸化膜を併せて用いれ
ば、容量を減少させる点、熱膨張係数の差を緩和
できる点などにおいても有利である。
防止できるので、素子の信頼性を高めることがで
きる利点もある。窒化膜と酸化膜を併せて用いれ
ば、容量を減少させる点、熱膨張係数の差を緩和
できる点などにおいても有利である。
なお、本発明によれば、Ｖ字形の溝を形成する
必要がないので、基板の結晶面方位が制約される
ことがなく、あらゆる結晶面を利用して素子を形
成できる。また、誘電体分離用基板材料として品
種に関係なく前述のＣ工程まで終了して在庫出来
るので工程日数の短縮や数量の管理等で製造上有
利となる。
必要がないので、基板の結晶面方位が制約される
ことがなく、あらゆる結晶面を利用して素子を形
成できる。また、誘電体分離用基板材料として品
種に関係なく前述のＣ工程まで終了して在庫出来
るので工程日数の短縮や数量の管理等で製造上有
利となる。
第１図Ａ−Ｆは本発明の実施例の正面断面図を
示す。 １１……窒化膜、１２……酸化膜、１４……窒
化膜。
示す。 １１……窒化膜、１２……酸化膜、１４……窒
化膜。
Claims (1)
- 【特許請求の範囲】 １ 単結晶シリコン基板の一表面にシリコン窒化
膜を形成し、該シリコン窒化膜上に多結晶シリコ
ン層を形成し、該単結晶シリコン基板を裏面から
研磨して所定の厚さとし、該研磨された単結晶シ
リコン基板の表面の一部を窒化膜で覆い、該窒化
膜をマスクとしてフツ化水素中で該単結晶シリコ
ンを陽極化成して部分的に多孔質化し、該多孔質
化したシリコンを酸化することによつて、シリコ
ン酸化物によつて囲まれて絶縁分離された複数の
単結晶シリコンの島を形成することを特徴とする
集積回路用基板の製造方法。 ２ 該単結晶シリコン基板がＮ型の導電型であ
り、該研磨された単結晶シリコン基板の表面の一
部を窒化膜で覆つた後に該窒化膜をマスクとして
Ｐ型の導電型の領域を該単結晶シリコン基板に形
成し、該窒化膜をマスクとしてフツ化水素中で該
単結晶シリコン基板のＰ型の領域を陽極化成して
部分的に多孔質化することを特徴とする特許請求
の範囲第１項記載の集積回路用基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12722682A JPS5918656A (ja) | 1982-07-21 | 1982-07-21 | 集積回路用基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12722682A JPS5918656A (ja) | 1982-07-21 | 1982-07-21 | 集積回路用基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5918656A JPS5918656A (ja) | 1984-01-31 |
| JPS6244414B2 true JPS6244414B2 (ja) | 1987-09-21 |
Family
ID=14954846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12722682A Granted JPS5918656A (ja) | 1982-07-21 | 1982-07-21 | 集積回路用基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5918656A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1179842A3 (en) * | 1992-01-31 | 2002-09-04 | Canon Kabushiki Kaisha | Semiconductor substrate and method for preparing same |
-
1982
- 1982-07-21 JP JP12722682A patent/JPS5918656A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5918656A (ja) | 1984-01-31 |
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