JPS6243548B2 - - Google Patents

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JPS6243548B2
JPS6243548B2 JP53110580A JP11058078A JPS6243548B2 JP S6243548 B2 JPS6243548 B2 JP S6243548B2 JP 53110580 A JP53110580 A JP 53110580A JP 11058078 A JP11058078 A JP 11058078A JP S6243548 B2 JPS6243548 B2 JP S6243548B2
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JP
Japan
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zone
cathode
emitter
gate
anode
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JP53110580A
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JPS5487487A (en
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Jiteitsuhi Roorando
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BBC Brown Boveri France SA
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BBC Brown Boveri France SA
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Publication date
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Publication of JPS6243548B2 publication Critical patent/JPS6243548B2/ja
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
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Description

【発明の詳細な説明】 本発明は、カソードおよびアノード主表面を有
し、該表面は交互に反対の導電型の４つの帯域に
よつて分離されており、前記カソード主表面に接
しているカソードエミツタ帯域および前記アノー
ド主表面に接しているアノード帯域が設けられて
おり、前記カソードエミツタに接しているカソー
ドベース帯域および前記アノード帯域に接してい
るアノードベース帯域が設けられており、該両帯
域は互いに接しており、その際前記カソードベー
ス帯域の一部は、前記カソード表面内にエミツタ
短絡回路を形成するために前記カソードエミツタ
帯域を貫通しており、かつ前記カソード表面まで
貫通している前記カソードベース帯域の一部に形
成された前記カソードエミツタの導電型とは反対
の導電型のゲード帯域を有している、半導体基体
から形成されたサイリスタに関する。
サイリスタに対して今日使用されている点弧装
置は実際にはすべて、ゲート―カソード領域の適
当な構造に基づいている。この種の装置に対し
て、電圧および電流速度上昇が所定の場合に、所
望の点弧電流を設定するための構造パラメータは
公知である（例えばハルトマン著、IEEE ED―
23、1976年８月、912乃至917頁参照）。しかし技
術上の制限および種々の相反する特性の結合によ
り実際の実施において困難が生じる。例えば、ゲ
ート側のカソード縁部に隣接するエミツタ短絡を
設けた場合、満足のいく耐dv／dt値と出来るだ
け大きな電流速度上昇率dl／dtとの間に妥協点を
見い出さなければならない。つまりゲート―カソ
ード領域が構造的に制御されていることで、耐
dv／dt値および大きな定格臨界オン電流上昇率
dl／dtとの関連においてパラメータを任意に選択
することができずサイリスタの開発が不必要に制
限される。
そこで本発明は、サイリスタ全体の構造に対し
てアノード領域の構造も関連付けて考察しようと
いうものである。
したがつて本発明の課題は、所望の点弧電流も
電圧および電流上昇に対するダイナミツク値も簡
単に設定調整することのできるサイリスタを提供
することである。
この課題は本発明によれば次のようにして解決
される。すなわちアノード帯域は比較的高くドー
ピングされた領域および比較的低くドーピングさ
れた領域を有し、該領域はアノード主表面に接す
るように配置されており、その際低くドーピング
された領域は、該領域からカソード表面に垂線を
下した際に少なくともゲート帯域をカバーするよ
うにゲート帯域に対向しており、かつカソードエ
ミツタ帯域、ゲート帯域およびアノード帯域の前
記比較的高くドーピングされた領域のみが、金属
電極との接触を形成するために金属電極が被覆さ
れているようにする。
このように構成したことで、サイリスタ構造の
設計に関して付加的自由度が得られるようにな
る。すなわち本発明によれば−公知のサイリスタ
におけるように―ゲート側のカソード縁部の下に
点弧チヤネルが形成されるのではなく、点弧はア
ノード側の高くドーピングされた領域乃至金属化
縁部の領域においてはじめて、しかも電界並びに
制限された注入能力に基づいて行なわれる。点弧
チヤネルはカソード縁部から内側のカソードエミ
ツタ領域に移行するので一様にドーピングされて
いるアノード縁部帯域を有するサイリスタにおけ
る場合よりも少なくとも２倍の定格臨界オン電流
上昇率dl／dtが生じる。
このようにして構成されるアノード帯域は、増
幅ゲートおよびジヤンクシヨンゲートとは別のゲ
ート構造においても有利に使用することができ
る。
本発明のサイリスタはビートに一番近いエミツ
タ短絡がまとまつてリングを形成するサイリスタ
において特に有利であるとわたかつた。この種の
サイリスタは定格臨界オン電流上昇率が大きい他
に高い耐dv／dt値を有する。従来のサイリスタ
においては拡大する点弧前面が短絡リングでとま
り、これによりdl／dtが高い場合サイリスタが破
壊される可能性があつた。これに対し本発明のサ
イリスタにおいては、点弧の際アノードに発生す
る横電界により、孔注入が高くドーピングされた
領域の縁部に移動するという事実に基づいて、短
絡リングを点弧前面が飛越える。その際高くドー
ピングされたアノード領域が、カソードエミツタ
の、エミツタ短絡リングの外側に存在している部
分に対向していることが前提である。
サイリスタの許容電流負荷が著しく変化しない
ようにするには、高くドーピングされたアノード
領域の内側の縁部の直径を任意の大きさに選択す
ることは出来ないが、縁部は有利にはカソードエ
ミツタの、ゲートに一番近いエミツタ短絡と各々
次の更に外側に設けられている短絡との間に存在
する個所に対向する。
個々のエミツタ短絡がリング状に、ゲート（制
御電極）のまわりに設けられていると、高くドー
ピングされている領域の内側の縁部は有利には、
カソードエミツタの、ゲート中心点から測定され
る距離：ＲS1＋Ｄ／２によつて決められている個
所に対向し、その際ＲS1は、ゲートに隣接するエ
ミツタ短絡が設けられているリングの距離、Ｄは
ＲS1と、各々次のエミツタ短絡が設けられている
リングＲS2との間の距離を表わす。
この装置は、ゲートの構造を定める際に付加的
な自由度を提供する。装置は更に、公知のカソー
ド―横電界エミツタが有するような、内部で点弧
を増強する特性を有する（J.ブルトシヤー、“サ
イリストーレン・ミツト・インネラー・ツウンド
フエアステルクング”、“ダイナミツシエ・プロブ
レーメ・デル・サイリスタテヒニーク”に掲載、
VDE―社、1971年、128頁、参照）。この装置は
例えば増幅ゲートまたはジヤンクシヨンゲートの
ような別の公知の構造とも組合わせることがでる
（引用したJ.ブルトシヤーの論文を同様に参照）。
更にこの装置は―エミツタ短絡リングと組合わせ
た場合殊に−逆方向導電型のサイリスタにも使用
することができる。
次に本発明を図面を用いて詳細に説明する。
第１図においてゲート１、カソードエミツタ帯
域２、エミツタ短絡リング３および個々のエミツ
タ短絡点４が示されている。ゲート側のエミツタ
帯域縁部５とゲート１の縁部との間にｐ−ベース
帯域の一部が見えている。即ちこのｐ―ベース帯
域には高くドーピングされた（P+−）ゲート１
が埋め込まれている（第２図参照）。エミツタ短
絡リング３に隣接している短絡４の間隔は更に外
側に設けられているエミツタ短絡４の相互の間隔
より大きくてよい。
帯域列およびアノード帯域６の構造並びにゲー
ト、エミツタ帯域およびアノード帯域の接点の金
属化の構造は第２図からわかる。その際アノード
金属化部は１１で示されている。ｐ―ドーピング
されたアノード帯域６の上側の縁部帯域は領域７
および８を有し、その際半導体デイスク表面にお
ける不純物濃度は領域７において高く、これに対
し領域８において著しく低い。
高くドーピングされた（P+−）領域７の縁部
９は、本発明によればエミツタ２の、ゲートの中
心点から間隔Ｒs1＋Ｄ／２によつて決められる個
所１０に対向している。
第３図には、例えば新しいサイリスタに使用す
ることができるように、ドーピングプロフイル
（侵入深度の関数としての不純物濃度）示されて
いる。サイリスタの半導体デイスクの厚さは450
μｍである。アノード側の表面の不純物濃度は領
域７において約5.1020atom／cm3、領域８において
約5.1016atom／cm3である。カソードゲート側の表
面の不純物濃度はエミツタ領域（n+―ドーピン
グ）においても、エミツタ短絡領域およびゲート
領域（p+―ドーピング）においても約
1020atom／cm3である。カソード側の表面から測定
した各々のドーピングの深度はゲート１およびカ
ソードエミツタ２に対して約15μｍである。ラテ
ラルな構造（第１図および第２図参照）は、この
サイリスタにおいて次のような値であつた。即
ち、ゲートの中心点から、 ゲートの縁部までの間隔（Ｒp）： 1500μｍ エミツタの縁部までの間隔（ＲE）： 1800μｍ 短絡リングの中央までの間隔（Ｒs1）：
2300μｍ 次のエミツタ短絡部の中央までの間隔（Ｒs
２）： 3600μｍ エミツタ短絡リングの幅(b)： 200μｍ 個々の短絡孔の直径(d)： 200μｍ 低くドーピングされた領域の直径（ＤA）：
5700μｍ エミツタ短絡リング３に隣接する18個の短絡孔
４はリング上に均等にゲート中心点からＲs2の間
隔で設けられている。このリングから更に外側設
けられているエミツタ短絡４は六角形の配置を有
することができる。その際個々のエミツタ短絡４
の相互の距離は1200μｍ以上であつてはならな
い。
このサイリスタによつて測定された許容電流速
度上昇率dl／dtは300A／μｓであつて、従つて
普通のゲート配置および同じカソード縁部長を有
する同じように寸法決められたサイリスタにおけ
る場合より２倍以上だつた。
第４図には別の実施例、所謂ジヤンクシヨン。
ゲート、即ちn+―ドーピングされたゲートを有
するサイリスタが示されている。エミツタ短絡リ
ング３は、この実施例においてはゲート側のカソ
ード縁部５よりゲート１に近く設けられており、
これにより特に高い耐dv／dt値が得られる。ド
ーピング形成は大体において第３図に示したプロ
フイルに相応した。ラテラルな構造に対しては次
のような値が生じた。
ゲートの中心点から、 ゲートの縁部までの間隔（Ｒo）： 1500μｍ p+―エミツタ短絡リング、内側までの間隔
（Ｒpi）： 1600μｍ p+―エミツタ短絡リング、外側までの間隔
（Ｒpa）： 1750μｍ n+―カソード内縁部までの間隔（ＲE）：
1800μｍ 次のエミツタ短絡の中央までの間隔（Ｒs2）
3000μｍ 低くドーピングされた領域の直径（ＤA）：
4500μｍ 半径ＲS2を有するリング上に16個の短絡孔が均
等に設けられている。個々の短絡孔４の直径はこ
の場合も200μｍであつた。
本発明は当然のことながら円対称なゲートおよ
びエミツタ構造を有するサイリスタに限定され
ず、例えばフインガ形または方形のゲートを有す
るサイリスタにも使用することができる。
【図面の簡単な説明】
第１図は、ゲートに対して対称に設けられてい
るエミツタ短絡リングを有するサイリスタの一部
切欠平面部分図であり、その際わかり易くするた
めにカソードおよびゲートの接点の金属化部は省
略されており、第２図は第１図のサイリスタを線
Ｓ―Ｓに沿つて切断した拡大断面図で、その際こ
の断面図にはカソード、アノードおよびゲート接
点の金属化部が図示されており、第３図は第２図
のサイリスタのドーピング経過を示すグラフ図、
第４図はジヤンクシヨンゲートを有するサイリス
タの断面図である。 １……ゲート、２……カソード−エミツタ帯
域、３……エミツタ短絡リング、４……エミツタ
短絡点、６……アノード帯域。

Claims (1)

  1. 【特許請求の範囲】 １ カソードおよびアノード主表面を有し、該表
    面は交互に反対の導電型の４つの帯域によつて分
    離されており、前記カソード主表面に接している
    カソードエミツタ帯域および前記アノード主表面
    に接しているアノード帯域が設けられており、前
    記カソードエミツタに接しているカソードベース
    帯域および前記アノード帯域に接しているアノー
    ドベース帯域が設けられており、該両帯域は互い
    に接しており、その際前記カソードベース帯域の
    一部は、前記カソード表面内にエミツタ短絡回路
    を形成するために前記カソードエミツタ帯域を貫
    通しており、かつ前記カソード表面まで貫通して
    いる前記カソードベース帯域の一部に形成された
    前記カソードエミツタの導電型とは反対の導電型
    のゲート帯域を有している、半導体基体から形成
    されたサイリスタにおいて、前記アノード帯域は
    比較的高くドーピングされた領域および比較的低
    くドーピングされた領域を有し、該領域は前記ア
    ノード主表面に接するように配置されており、そ
    の際低くドーピングされた領域は、該領域から前
    記カソード表面に垂線を下した際に少なくとも前
    記ゲート帯域をカバーするようにゲート帯域に対
    向しており、かつ前記アノード帯域の前記比較的
    高くドーピングされた領域のみと、前記カソード
    エミツタ帯域および前記ゲート帯域が、金属電極
    との接触接続を形成するために金属電極で被覆さ
    れていることを特徴とするサイリスタ。 ２ エミツタ短絡回路は前記ゲート帯域を取り囲
    んでおり、その際前記アノード帯域の前記比較的
    高くドーピングされた領域は、カソードエミツタ
    領域の、ゲート帯域に一番隣接しているエミツタ
    短絡回路の投影位置を結んだ際形成される多角形
    の外側にある部分に対向するように配置されてお
    り、これにより前記比較的高くドーピングされた
    領域を垂直に投影した場合に、前記多角形の外側
    に位置するカソードエミツタ帯域の前記部分をカ
    バーするようにした特許請求の範囲第１項記載の
    サイリスタ。 ３ ゲート帯域に隣接しているエミツタ短絡回路
    は、連続的なリングを形成する特許請求の範囲第
    ２項記載のサイリスタ。 ４ 増幅ゲートが設けられている特許請求の範囲
    第１項記載のサイリスタ。 ５ ジヤンクシヨンゲートが設けられている特許
    請求の範囲第１項記載のサイリスタ。 ６ 逆導通サイリスタとして形成されている特許
    請求の範囲第１項記載のサイリスタ。 ７ カソードおよびアノード主表面を有し、該表
    面に交互に反対の導電型の４つの帯域によつて分
    離されており、前記カソード主表面に接している
    カソードエミツタ帯域および前記アノード主表面
    に接しているアノード帯域が設けられており、前
    記カソードエミツタに接しているカソードベース
    帯域および前記アノード帯域に接しているアノー
    ドベース帯域が設けられており、該両帯域は互い
    に接しており、その際前記カソードベース帯域の
    一部は、前記カソード表面内にエミツタ短絡回路
    を形成するために前記カソードエミツタ帯域を貫
    通しており、かつ前記カソード表面まで貫通して
    いる前記カソードベース帯域の一部に形成された
    前記カソードエミツタの導電型とは反対の導電型
    のゲート帯域を有している、半導体基体から形成
    されたサイリスタにおいて、前記アノード帯域は
    比較的高くドーピングされた領域および比較的低
    くドーピングされた領域を有し、該領域は前記ア
    ノード主表面に接するように配置されており、そ
    の際低くドーピングされた領域は、該領域から前
    記カソード表面に垂線を下した際に少なくとも前
    記ゲート帯域をカバーするようにゲート帯域に対
    向しており、かつ前記アノード帯域の前記比較的
    高くドーピングされた領域のみと、前記カソード
    エミツタ帯域および前記ゲート帯域が、金属電極
    との接触を形成するために金属電極で被覆されて
    おり、前記エミツタ短絡回路は、前記ゲート帯域
    を取り囲んでおりかつ前記エミツタ短絡回路は、
    前記ゲート領域のまわりを複数の同心リングにて
    配置されており、該リングのうち前記ゲート帯域
    に１番近いリングはそこから距離ＲS1だけ離れて
    おりかつ前記ゲート帯域から２番目に近いリング
    はそこから距離ＲS2だけ離れており、その際ＲS2
    −ＲS1＝Ｄであり、前記アノード帯域の比較的高
    くドーピングされた帯域の内側の縁部は、垂直に
    投影した場合に前記ゲート帯域からＲS1＋Ｄ／２
    に等しい距離だけ離れており、前記比較的高くド
    ーピングされた帯域は、垂直に投影した場合にＲ
    S1＋Ｄ／２に等しい距離より外側にあるカソード
    表面全体をカバーし、かつ前記アノード帯域の前
    記比較的高くドーピングされた領域は、カソード
    エミツタ領域の、ゲート帯域に一番隣接している
    エミツタ短絡回路の投影位置を結んだ際形成され
    る多角形の外側にある部分に対向するように配置
    されており、これにより、前記比較的高くドーピ
    ングされた領域を垂直に投影した場合に、前記多
    角形の外側に位置するカソードエミツタ帯域の前
    記部分をカバーするようにしたことを特徴とする
    サイリスタ。 ８ カソードおよびアノード主表面を有し、該表
    面に交互に反応の導電型の４つの帯域によつて分
    離されており、前記カソード主表面に接している
    カソードエミツタ帯域および前記アノード主表面
    に接しているアノード帯域が設けられており、前
    記カソードエミツタに接しているカソードベース
    帯域および前記アノード帯域に接しているアノー
    ドベース帯域が設けられており、該両帯域は互い
    に接しており、その際前記カソードベース帯域の
    一部は、前記カソード表面内にエミツタ短絡回路
    を形成するために前記カソードエミツタ帯域を貫
    通しており、かつ前記カソード表面まで貫通して
    いる前記カソードベース帯域の一部に形成された
    前記カソードエミツタの導電型とは反対の導電型
    のゲート帯域を有している、半導体基体から形成
    されたサイリスタにおいて、前記アノード帯域は
    比較的高くドーピングされた領域および比較的低
    くドーピングされた領域を有し、該領域は前記ア
    ノード主表面に接するように配置されており、そ
    の際低くドーピングされた領域は、該領域から前
    記カソード表面に垂線を下した際に少なくとも前
    記ゲート帯域をカバーするようにゲート帯域に対
    向しており、かつ前記アノード帯域の前記比較的
    高くドーピングされた領域のみと、前記カソード
    エミツタ帯域および前記ゲート帯域が、金属電極
    との接触接続を形成するために金属電極で被覆さ
    れており、前記エミツタ短絡回路は、前記ゲート
    帯域を取り囲んでおりかつ前記エミツタ短絡回路
    は、前記ゲート預域のまわりを複数の同心的なリ
    ングにて配置されており、該リングのうち前記ゲ
    ート帯域に１番近いリングはそこから距離ＲS1だ
    け離れておりかつ前記ゲート帯域から２番目に近
    いリングはそこから距離ＲS2だけ離れており、そ
    の際ＲS2−ＲS1＝Ｄでありかつ前記第２のエミツ
    タ短絡回路リングの外側にあるその他のリング
    は、そこから前記距離Ｄより短い距離だけ離れて
    おり、前記アノード帯域の比較的高くドーピング
    された帯域の内側の縁部は、垂直に投影した場合
    に前記ゲート帯域からＲS1＋Ｄ／２に等しい距離
    だけ離れており、前記比較的高くドーピングされ
    た帯域に、垂直に投影した場合にＲS1＋Ｄ／２に
    等しい距離より外側にあるカソード表面全体をカ
    バーし、かつ前記アノード帯域の前記比較的高く
    ドーピングされた領域は、カソードエミツタ領域
    の、ゲート帯域に一番隣接しているエミツタ短絡
    回路の投影位置を結んだ際形成される多角形の外
    側にある部分に対向するように配置されており、
    これにより前記比較的高くドーピングされた領域
    を垂直に投影した場合に、前記多角形の外側に位
    置するカソードエミツタ帯域の前記部分をカバー
    するようにしたことを特徴とするサイリスタ。
JP11058078A 1977-12-21 1978-09-08 Thyristor controllable at cathode side Granted JPS5487487A (en)

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CH1575977A CH622127A5 (ja) 1977-12-21 1977-12-21

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JPS5487487A JPS5487487A (en) 1979-07-11
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