JPS6238963A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS6238963A JPS6238963A JP17833685A JP17833685A JPS6238963A JP S6238963 A JPS6238963 A JP S6238963A JP 17833685 A JP17833685 A JP 17833685A JP 17833685 A JP17833685 A JP 17833685A JP S6238963 A JPS6238963 A JP S6238963A
- Authority
- JP
- Japan
- Prior art keywords
- data transmission
- functional blocks
- data
- switch
- data bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は高速演算処理や並列処理等を行なう情報処理装
置に関する。
置に関する。
従来の技術
従来、この種の情報処理装置においてデータバスは第３
図の構成をしており、１つのブロック間データ伝送をす
るたびにバス全体をチャージし、データ伝送の間はデー
タバスを占有していた。
図の構成をしており、１つのブロック間データ伝送をす
るたびにバス全体をチャージし、データ伝送の間はデー
タバスを占有していた。
発明が解決しようとする問題点
このような従来の構成では次のような問題がある。
■多数の機能ブロックを結合するデータバスにおいては
各機能ブロックの処理時間に対して、バスを介したデー
タ伝送時間の割合が高い。
各機能ブロックの処理時間に対して、バスを介したデー
タ伝送時間の割合が高い。
■複数の機能ブロックを結合している場合、同時に２つ
以上の機能ブロック間伝送が不可能である。例えば第３
図では機能ブロック６と機能ブロック７間のデータ伝送
と、機能ブロック８と機能ブロック９間のテ゛−タ伝送
をデータバス３を介して同時に行なうことは不可能であ
る。
以上の機能ブロック間伝送が不可能である。例えば第３
図では機能ブロック６と機能ブロック７間のデータ伝送
と、機能ブロック８と機能ブロック９間のテ゛−タ伝送
をデータバス３を介して同時に行なうことは不可能であ
る。
■一部の機能ブロック間伝送を行なう場合も、バス全体
をチャージしなければならず、並列使用がで・きない。
をチャージしなければならず、並列使用がで・きない。
問題点を解決するための手段
本発明の情報処理装置は、複数個の機能ブロックを接続
するデータバスと、前記データバス上に設けた複数個の
スイッチと、データ伝送先に応じて前記スイッチの開閉
を制卸してデータ伝送を行なうブロック間に前記データ
バスを分割する制御手段とを設けたことを特徴とする。
するデータバスと、前記データバス上に設けた複数個の
スイッチと、データ伝送先に応じて前記スイッチの開閉
を制卸してデータ伝送を行なうブロック間に前記データ
バスを分割する制御手段とを設けたことを特徴とする。
作用
この構成によると、データ伝送先に応じてデータバス上
に設けた複数個のスイッチを開閉制御し、データバスを
複数に分割して必要な機能ブロック間を接続出来るため
、データバスを介して複数組の機能ブロックごとに別々
のデータを伝送することが出来るものである。
に設けた複数個のスイッチを開閉制御し、データバスを
複数に分割して必要な機能ブロック間を接続出来るため
、データバスを介して複数組の機能ブロックごとに別々
のデータを伝送することが出来るものである。
実施例
以下、本発明の一実施例を図面を参照して説明する。第
１図は本実施例の情報処理装置を示している。８１〜Ｂ
ｎはデータバス３に接続される機能ブロック、８１〜５
（ｎ−ｔ）はバス内の各機能ブロック間を連結するスイ
ッチ、１はＣＰＵ、２は前記スイッチを制御する制御装
置で、データ伝送時にＣＰ Ｕ ’１より制御信号を受
はスイッチを制御する構成となっている。
１図は本実施例の情報処理装置を示している。８１〜Ｂ
ｎはデータバス３に接続される機能ブロック、８１〜５
（ｎ−ｔ）はバス内の各機能ブロック間を連結するスイ
ッチ、１はＣＰＵ、２は前記スイッチを制御する制御装
置で、データ伝送時にＣＰ Ｕ ’１より制御信号を受
はスイッチを制御する構成となっている。
上記構成において、機能ブロックＢ１とＢ１間でデータ
バス３を介してデータ伝送を行なう場合について第２図
を用いて説明する。
バス３を介してデータ伝送を行なう場合について第２図
を用いて説明する。
まず、ＣＰＬＩｌ内で機能ブロックＢ１と８０間データ
伝送時に連結すべきスイッチを判断し、連結するスイッ
チはＯＮ状態としてｌ １１１、切断するスイッチは０
［［状態として′０″を、制御装置２を構成するスイッ
チ制御バッファ４にセットする。
伝送時に連結すべきスイッチを判断し、連結するスイッ
チはＯＮ状態としてｌ １１１、切断するスイッチは０
［［状態として′０″を、制御装置２を構成するスイッ
チ制御バッファ４にセットする。
上記処理にマイクロプログラム等の内部ソフトを用いる
。この場合にはスイッチ制御バッファ４のｎ個のピッ１
−のうち、ｂ１〜ｂ（１−１）およびｂ１〜ｂ、ｎ −
１＋には′０″がセットされ、ｂ、 〜ｂ。
。この場合にはスイッチ制御バッファ４のｎ個のピッ１
−のうち、ｂ１〜ｂ（１−１）およびｂ１〜ｂ、ｎ −
１＋には′０″がセットされ、ｂ、 〜ｂ。
−１）には“１″がセットされている。制御装置２は各
スイッチ８１〜Ｓ、。−１）のアドレスを有しており、
スイッチ制御バッファ４の各ビットのｒｔ Ｏｕ゛″１
″に応じてドライブ回路５を介して各スイッチ＄１〜５
（ｎ−ＨのＯＮ、 ＯＦＦを切り換える。この場合、ス
イッチ８１〜５（１−ｔ）がＯＦＦ状態、スイッチ８１
〜Ｓ（ｎ＋−ｔ）はＯＮ状態となり、機能ブロック８１
〜Ｂ１間でデータ伝送が実行される。スイッチ制御バッ
ファ４の内容はドライブ回路に送られた後リセットされ
る。
スイッチ８１〜Ｓ、。−１）のアドレスを有しており、
スイッチ制御バッファ４の各ビットのｒｔ Ｏｕ゛″１
″に応じてドライブ回路５を介して各スイッチ＄１〜５
（ｎ−ＨのＯＮ、 ＯＦＦを切り換える。この場合、ス
イッチ８１〜５（１−ｔ）がＯＦＦ状態、スイッチ８１
〜Ｓ（ｎ＋−ｔ）はＯＮ状態となり、機能ブロック８１
〜Ｂ１間でデータ伝送が実行される。スイッチ制御バッ
ファ４の内容はドライブ回路に送られた後リセットされ
る。
なお、この実施例では機能ブロックＢ＋ とＢ１１１間
でだけデータバス３を介してデータ伝送が行われる場合
であったが、例えば機能ブロックＢ１とＢｎ間だけでな
く、これと同時に機能ブロックＢ１と８２間でもデータ
伝送を実行する必要がある場合には、これをＣＰＵ１で
判別スイッチ制御バッファ４のビットｂ１とｂ１〜Ｅ）
（ｍ−１）に“１″をセット、その他のビットに″０″
をセットして、スイッチＳ１およびＳ ｌ−８ｒｎ −
１）をＯＮ状態にしてデータ伝送が実行される。
でだけデータバス３を介してデータ伝送が行われる場合
であったが、例えば機能ブロックＢ１とＢｎ間だけでな
く、これと同時に機能ブロックＢ１と８２間でもデータ
伝送を実行する必要がある場合には、これをＣＰＵ１で
判別スイッチ制御バッファ４のビットｂ１とｂ１〜Ｅ）
（ｍ−１）に“１″をセット、その他のビットに″０″
をセットして、スイッチＳ１およびＳ ｌ−８ｒｎ −
１）をＯＮ状態にしてデータ伝送が実行される。
発明の詳細
な説明のように本発明の情報処３！Ｉ！装置は、データ
バス上に複数個のスイッチを設け、データ伝送先に応じ
て前記スイッチの開閉を制御してデータ伝送を行なうＩ
Ｉ！能ブロブロック間記データバスを分割する制御手段
とを設けたため、データ伝送に応じてバスを随時分割で
き、データバスを分割することにより、異なる機能ブロ
ック間で同時に複数のデータ伝送をしてデータバスの並
列利用が可能となり、高速なデータ伝送を実現できるも
のである。
バス上に複数個のスイッチを設け、データ伝送先に応じ
て前記スイッチの開閉を制御してデータ伝送を行なうＩ
Ｉ！能ブロブロック間記データバスを分割する制御手段
とを設けたため、データ伝送に応じてバスを随時分割で
き、データバスを分割することにより、異なる機能ブロ
ック間で同時に複数のデータ伝送をしてデータバスの並
列利用が可能となり、高速なデータ伝送を実現できるも
のである。
第１図は本発明の情報処３！Ｉ！装置の一実施例の構成
図、第２図は第１図の要部の具体構成図、第３図は従来
のデータ伝送用バスの構成図である。 １・・・ＣＰ ｔＪ ％’ ２・・・制御装置、３・・
・データバス、４・・・スイッチ制御バッファ、５・・
・ドライブ回路、＄１〜Ｓ（ｍ −１）・・・スイッチ
、８１〜Ｂｎ・・・機能ブロック 代理人 森 本 義 弘第１図 第２図
図、第２図は第１図の要部の具体構成図、第３図は従来
のデータ伝送用バスの構成図である。 １・・・ＣＰ ｔＪ ％’ ２・・・制御装置、３・・
・データバス、４・・・スイッチ制御バッファ、５・・
・ドライブ回路、＄１〜Ｓ（ｍ −１）・・・スイッチ
、８１〜Ｂｎ・・・機能ブロック 代理人 森 本 義 弘第１図 第２図
Claims (1)
- １、複数個の機能ブロックを接続するデータバスと、前
記データバス上に設けた複数個のスイッチと、データ伝
送先に応じて前記スイッチの開閉を制御してデータ伝送
を行なう機能ブロック間に前記データバスを分割する制
御手段とを設けた情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17833685A JPS6238963A (ja) | 1985-08-13 | 1985-08-13 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17833685A JPS6238963A (ja) | 1985-08-13 | 1985-08-13 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6238963A true JPS6238963A (ja) | 1987-02-19 |
Family
ID=16046706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17833685A Pending JPS6238963A (ja) | 1985-08-13 | 1985-08-13 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6238963A (ja) |
-
1985
- 1985-08-13 JP JP17833685A patent/JPS6238963A/ja active Pending
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