JPS6238948A - 情報処理装置の試験実行方式 - Google Patents
情報処理装置の試験実行方式Info
- Publication number
- JPS6238948A JPS6238948A JP60178500A JP17850085A JPS6238948A JP S6238948 A JPS6238948 A JP S6238948A JP 60178500 A JP60178500 A JP 60178500A JP 17850085 A JP17850085 A JP 17850085A JP S6238948 A JPS6238948 A JP S6238948A
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- Japan
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- test control
- operating system
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置、特に演算処理装置の試験を実行
する方式に関する。
する方式に関する。
従来、この種の試験実行方式は、主記憶装置の記憶部の
一部を切り離すために送出される切離要求のなかに切り
離すサイズを指定する情報が含まれていなかった。その
ために試験に際して使用する主記憶容量が一定におさえ
られていた。
一部を切り離すために送出される切離要求のなかに切り
離すサイズを指定する情報が含まれていなかった。その
ために試験に際して使用する主記憶容量が一定におさえ
られていた。
上述したように、従来の試験実行方式は、試験の際に使
用する主記憶容量が一定になっているので、演算処理装
置のオプション機構の試験に際して試験用主記憶容量を
増加する場合に、オプション機構が演算処理装置に付加
されていない場合でも大きい記憶容量を切り離す必要が
あり、主記憶の有効利用ができないという欠点があった
。
用する主記憶容量が一定になっているので、演算処理装
置のオプション機構の試験に際して試験用主記憶容量を
増加する場合に、オプション機構が演算処理装置に付加
されていない場合でも大きい記憶容量を切り離す必要が
あり、主記憶の有効利用ができないという欠点があった
。
本発明による情報処理装置の試験実行方式は。
主記憶装置と、少なくとも２つの演算処理装置と。
これ等演算処理装置の試験を制御する試験制御装置とを
含んで構成され、前記主記憶装置上で動作するオペレー
ティングシステムと、前記試験制御装置と前記オペレー
ティングシステムとの間を結ぶ通信手段とを有し、前記
演算処理装置のいずれか１台と前記主記憶装置の記憶部
分の一部を論理的に前記オペレーティングシステムから
切り離して、前記いずれか１台の演算処理装置を試験す
る情報処理装置の試験実行方式において、前記試験制御
装置から前記通信手段を介して送出される前記主記憶装
置の記憶部の部分的な切離要求情報内に切離しの対象と
なる主記憶容量を指定することにより、前記オペレーテ
ィングシステムかう切す離し、かつ試験で使用する主記
憶の容量を可変にすることを特徴とする。
含んで構成され、前記主記憶装置上で動作するオペレー
ティングシステムと、前記試験制御装置と前記オペレー
ティングシステムとの間を結ぶ通信手段とを有し、前記
演算処理装置のいずれか１台と前記主記憶装置の記憶部
分の一部を論理的に前記オペレーティングシステムから
切り離して、前記いずれか１台の演算処理装置を試験す
る情報処理装置の試験実行方式において、前記試験制御
装置から前記通信手段を介して送出される前記主記憶装
置の記憶部の部分的な切離要求情報内に切離しの対象と
なる主記憶容量を指定することにより、前記オペレーテ
ィングシステムかう切す離し、かつ試験で使用する主記
憶の容量を可変にすることを特徴とする。
次に１本発明について実施例を挙げ９図面を参照して説
明する。
明する。
第１図は２本発明による実施例の構成を示すブロック図
である。この図に見られるように、情報処理システムは
第１の演算処理装置１１と、第２の演算処理装置１２と
、主記憶装置１３と、試験制御装置１４とにより構成さ
れる。そして、演算処理装置１１と試験制御装置１４と
は試験制御インタフェース１５で接続され、演算処理装
置１２と試験制御装置１４とは試験制御インタフェース
１６で接続され、主記憶装置１３と試験制御装置１４と
は試験制御インタフェース１７で接続されている。なお
、主記憶装置１３上で動作するオペレーティングシステ
ム（図示されていない）は試験制御装置１４から試験制
御インタフェース１５゜まだは１６を介して送出された
割込を受付け、まだ、逆にオペレーティングシステムか
ら試験制御装置１４に対して割込を起こすことができる
。これによって、主記憶の所定のエリアを介して情報の
送受が可能となる。
である。この図に見られるように、情報処理システムは
第１の演算処理装置１１と、第２の演算処理装置１２と
、主記憶装置１３と、試験制御装置１４とにより構成さ
れる。そして、演算処理装置１１と試験制御装置１４と
は試験制御インタフェース１５で接続され、演算処理装
置１２と試験制御装置１４とは試験制御インタフェース
１６で接続され、主記憶装置１３と試験制御装置１４と
は試験制御インタフェース１７で接続されている。なお
、主記憶装置１３上で動作するオペレーティングシステ
ム（図示されていない）は試験制御装置１４から試験制
御インタフェース１５゜まだは１６を介して送出された
割込を受付け、まだ、逆にオペレーティングシステムか
ら試験制御装置１４に対して割込を起こすことができる
。これによって、主記憶の所定のエリアを介して情報の
送受が可能となる。
以下、演算処理装置１２の試験を行う場合を例に挙げて
説明する。試験制御装置１４は演算処理装置１２のオプ
ション機構の有無を試験制御インタフェース１６を介し
て調べ、試験に必要な主記憶の容量を決定する。しかる
のち、第２図に示すように、主記憶部分切離要求コード
および主記憶容量情報をそれぞれコード部２１および補
助情報部３１に持っている主記憶部分の切離要求を、試
験制御インタフェース１７を介して主記憶の定められた
位置に設定し、試験制御インタフェース１５を介してオ
ペレーティングシステムに通知する。
説明する。試験制御装置１４は演算処理装置１２のオプ
ション機構の有無を試験制御インタフェース１６を介し
て調べ、試験に必要な主記憶の容量を決定する。しかる
のち、第２図に示すように、主記憶部分切離要求コード
および主記憶容量情報をそれぞれコード部２１および補
助情報部３１に持っている主記憶部分の切離要求を、試
験制御インタフェース１７を介して主記憶の定められた
位置に設定し、試験制御インタフェース１５を介してオ
ペレーティングシステムに通知する。
第４レーテイングシステムは、主記憶部分の切離要求で
あることをコード部２１から認識すると。
あることをコード部２１から認識すると。
補助情報部２１が示す主記憶の容量分の連続な主記憶を
論理的に切り離す。そして、第３図に示すように、主記
憶の部分的な切離しの完了を示すコードと、切り離した
主記憶の先頭アドレスとをそれぞれコード部３１および
補助情報部３２に持つている主記憶部分切離完了通知情
報を主記憶の定められた位置に設定し、試験制御インタ
フェース１５を介して試験制御装置１４に主記憶部分切
離 ：完了通知を送る。試験制御装置１４は、主記
憶部分の切離完了通知を受けとると、切離された主記憶
に試験グロダラムとデータとを書込み、試験用主記憶領
域を演算処理装置１２に設定し、試験の ゛開始を
試験制御インタフェース１６を介して指示 □する
ことにより、演算処理装置１２の試験を行う。
論理的に切り離す。そして、第３図に示すように、主記
憶の部分的な切離しの完了を示すコードと、切り離した
主記憶の先頭アドレスとをそれぞれコード部３１および
補助情報部３２に持つている主記憶部分切離完了通知情
報を主記憶の定められた位置に設定し、試験制御インタ
フェース１５を介して試験制御装置１４に主記憶部分切
離 ：完了通知を送る。試験制御装置１４は、主記
憶部分の切離完了通知を受けとると、切離された主記憶
に試験グロダラムとデータとを書込み、試験用主記憶領
域を演算処理装置１２に設定し、試験の ゛開始を
試験制御インタフェース１６を介して指示 □する
ことにより、演算処理装置１２の試験を行う。
以上の説明により明らかなように２本発明によれば、主
記憶の部分的な切離要求情報のなかに切離しの対象とな
る主記憶の容量を含めるととにより、主記憶の有効利用
が可能となり、演算処理装置の試験実行に際して得られ
る効果は大きい。
記憶の部分的な切離要求情報のなかに切離しの対象とな
る主記憶の容量を含めるととにより、主記憶の有効利用
が可能となり、演算処理装置の試験実行に際して得られ
る効果は大きい。
第１図は本発明による実施例の構成を示すブロック図、
第２図は、第１図の実施例に適用される ゛主記憶
切離要求情報の構成図、第３図はｔ第１図 □の実
施例に適用される主記憶切離完了通知情報の構成図であ
る。 図において、 ｉ ］、 、 １２は演算処理装置、１
３は主記憶装置、１４は試験制御装置、１５〜］７は試
験制御インタフェースである。
第２図は、第１図の実施例に適用される ゛主記憶
切離要求情報の構成図、第３図はｔ第１図 □の実
施例に適用される主記憶切離完了通知情報の構成図であ
る。 図において、 ｉ ］、 、 １２は演算処理装置、１
３は主記憶装置、１４は試験制御装置、１５〜］７は試
験制御インタフェースである。
Claims (1)
- １、主記憶装置と、少なくとも２つの演算処理装置と、
これ等演算処理装置の試験を制御する試験制御装置とを
含んで構成され、前記主記憶装置上で動作するオペレー
ティングシステムと、前記試験制御装置と前記オペレー
ティングシステムとの間を結ぶ通信手段とを有し、前記
演算処理装置のいずれか１台と前記主記憶装置の記憶部
分の一部を論理的に前記オペレーティングシステムから
切り離して、前記いずれか１台の演算処理装置を試験す
る情報処理装置の試験実行方式において、前記試験制御
装置から前記通信手段を介して送出される前記主記憶装
置の記憶部の部分的な切離要求情報内に切離しの対象と
なる主記憶容量を指定することにより、前記オペレーテ
ィングシステムから切り離し、かつ試験で使用する主記
憶の容量を可変にすることを特徴とする情報処理装置の
試験実行方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60178500A JPS6238948A (ja) | 1985-08-15 | 1985-08-15 | 情報処理装置の試験実行方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60178500A JPS6238948A (ja) | 1985-08-15 | 1985-08-15 | 情報処理装置の試験実行方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6238948A true JPS6238948A (ja) | 1987-02-19 |
Family
ID=16049546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60178500A Pending JPS6238948A (ja) | 1985-08-15 | 1985-08-15 | 情報処理装置の試験実行方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6238948A (ja) |
-
1985
- 1985-08-15 JP JP60178500A patent/JPS6238948A/ja active Pending
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