JPS6238360Y2 - - Google Patents
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- Publication number
- JPS6238360Y2 JPS6238360Y2 JP1711182U JP1711182U JPS6238360Y2 JP S6238360 Y2 JPS6238360 Y2 JP S6238360Y2 JP 1711182 U JP1711182 U JP 1711182U JP 1711182 U JP1711182 U JP 1711182U JP S6238360 Y2 JPS6238360 Y2 JP S6238360Y2
- Authority
- JP
- Japan
- Prior art keywords
- switching
- switching element
- circuit
- composite signal
- switching means
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000002131 composite material Substances 0.000 claims description 15
- 239000003990 capacitor Substances 0.000 claims description 10
- 238000000034 method Methods 0.000 description 11
- 238000005070 sampling Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Stereo-Broadcasting Methods (AREA)
Description
【考案の詳細な説明】
本考案はFMステレオ受信機第のコンポジツト
信号復調回路に於けるスイツチング回路に関する
ものである。
信号復調回路に於けるスイツチング回路に関する
ものである。
従来より、この種スイツチング回路はサンプリ
ングホールド方式とダブルスイツチングデモジユ
レーターサーキツト（以下、DSDCと略称する）
方式によるものが一般的であり、前者は特に歪率
に優れてはいるが妨害排除特性に劣り、後者は逆
に妨害排除特性に優れてはいるが歪率に劣つてい
るとされている。
ングホールド方式とダブルスイツチングデモジユ
レーターサーキツト（以下、DSDCと略称する）
方式によるものが一般的であり、前者は特に歪率
に優れてはいるが妨害排除特性に劣り、後者は逆
に妨害排除特性に優れてはいるが歪率に劣つてい
るとされている。
しかし、近時は、高い受信性能が要請されてき
ており、従来方式では適確な性能を得ることがで
きなかつた。
ており、従来方式では適確な性能を得ることがで
きなかつた。
本考案の目的は、上記従来のものの欠点を解消
し、受信状態に応じて適確な特性を得ることがで
きるようにしたコンポジツト信号復調回路に於け
るスイツチング回路を提供することになる。
し、受信状態に応じて適確な特性を得ることがで
きるようにしたコンポジツト信号復調回路に於け
るスイツチング回路を提供することになる。
以下、本考案の実施例を図面に基づいて説明す
る。
る。
図中Q1はバツフアーアンプＢを経たコンポジ
ツト信号を断続するためのコンポジツト信号経路
中に直列に接続された第１のスイツチング素子、
Q2は反転コンポジツト信号経路中に直列に接続
された第２のスイツチング素子であつて、実施例
では夫々FETが用いられる。Q3は上記コンポジ
ツト信号の反転回路である。S3は第１のスイツチ
ング素子Q1の出力側とホールドコンデンサーＣ
の一端との間に設けられた第３のスイツチング手
段であつて、これをオンすることにより上記第１
のスイツチング素子Q1の出力側がホールドコン
デンサーＣを経てアースされるようになつてい
る。S4は第２のスイツチング素子Q2の作動、不
作動を選択し得るよう上記第２のスイツチング素
子Q2の制御端に設けられた第４のスイツチング
手段であつて、実施例ではこれをオンすることに
より第２のスイツチング素子Q2のゲートがアー
ス電圧となり、ドレイン・ソース間が開放となる
ようになつている。上記第３のスイツチング手段
S3と第４のスイツチング手段S4とは連動して動作
するようになつていて、上記第２のスイツチング
素子Q2を動作させるか又は上記ホールドコンデ
ンサーＣを動作させるかを選択し得るようになつ
ている。実施例では両スイツチ手段S3，S4を同時
にオン、又はオフすることにより上記選択切り換
えができるような回路構成を採つている。
ツト信号を断続するためのコンポジツト信号経路
中に直列に接続された第１のスイツチング素子、
Q2は反転コンポジツト信号経路中に直列に接続
された第２のスイツチング素子であつて、実施例
では夫々FETが用いられる。Q3は上記コンポジ
ツト信号の反転回路である。S3は第１のスイツチ
ング素子Q1の出力側とホールドコンデンサーＣ
の一端との間に設けられた第３のスイツチング手
段であつて、これをオンすることにより上記第１
のスイツチング素子Q1の出力側がホールドコン
デンサーＣを経てアースされるようになつてい
る。S4は第２のスイツチング素子Q2の作動、不
作動を選択し得るよう上記第２のスイツチング素
子Q2の制御端に設けられた第４のスイツチング
手段であつて、実施例ではこれをオンすることに
より第２のスイツチング素子Q2のゲートがアー
ス電圧となり、ドレイン・ソース間が開放となる
ようになつている。上記第３のスイツチング手段
S3と第４のスイツチング手段S4とは連動して動作
するようになつていて、上記第２のスイツチング
素子Q2を動作させるか又は上記ホールドコンデ
ンサーＣを動作させるかを選択し得るようになつ
ている。実施例では両スイツチ手段S3，S4を同時
にオン、又はオフすることにより上記選択切り換
えができるような回路構成を採つている。
上記回路に於ける動作例について説明するに、
先ずスイツチングパルス発生器１に於いては第２
図に示すような逆相38KHz（Ａ）、正相38KHz
（Ｂ）、及び狭パルスの38KHz（Ｃ）の三波が出力
されるようになつており、この三波は選択回路２
に於いて適切に選択された後、FET駆動回路
D1，D2を介してFETQ1，Q2の夫々のゲートに入
力され、スイツチング動作を行なわせるようにな
つている。上記選択回路２はスイツチS5の切り換
えによつてその選択動作が制御されるようになつ
ており、また、前記スイツチS5は上記スイツチン
グ手段S3，S4をも制御するようになつている。即
ち、スイツチング手段S3，S4共にオン状態とする
ときにはFET駆動回路D1に第２図Ｃに示す波形
が入力され、一方、スイツチング手段S3，S4共に
オフ状態とするときにはFET駆動回路D1には逆
相38KHz（Ａ）が、またFET駆動回路D2には正
相38KHz（Ｂ）が夫々入力されるようになつてい
る。
先ずスイツチングパルス発生器１に於いては第２
図に示すような逆相38KHz（Ａ）、正相38KHz
（Ｂ）、及び狭パルスの38KHz（Ｃ）の三波が出力
されるようになつており、この三波は選択回路２
に於いて適切に選択された後、FET駆動回路
D1，D2を介してFETQ1，Q2の夫々のゲートに入
力され、スイツチング動作を行なわせるようにな
つている。上記選択回路２はスイツチS5の切り換
えによつてその選択動作が制御されるようになつ
ており、また、前記スイツチS5は上記スイツチン
グ手段S3，S4をも制御するようになつている。即
ち、スイツチング手段S3，S4共にオン状態とする
ときにはFET駆動回路D1に第２図Ｃに示す波形
が入力され、一方、スイツチング手段S3，S4共に
オフ状態とするときにはFET駆動回路D1には逆
相38KHz（Ａ）が、またFET駆動回路D2には正
相38KHz（Ｂ）が夫々入力されるようになつてい
る。
上記動作に於いて、信号入力端INから入力さ
れたパイロツト信号と、信号出力端OUTから出
力された処理後の波形とに着目すると前者の場合
（スイツチング手段S3，S4共にオン状態としてホ
ールドコンデンサーを動作させた場合）にはサン
プリングホールド方式によるスイツチング回路と
同様の波形が得られ、後者の場合にはDSDC方式
と同様の波形が得られる。したがつてスイツチS5
の切り換えに伴うスイツチング手段S3，S4の切り
換えによつてスイツチング方式を上記サンプリン
グホールド方式とDSDC方式とに切り換えること
ができ、例えば、妨害がなく、歪率を重視する場
合にはサンプリングホールド方式によるスイツチ
ングを、妨害がある場合にはDSDC方式によるス
イツチングさせるように切り換えれば理想的な特
性を得ることができる。なお、Ｇはレベル調整回
路であつて、DSDC方式を利用する際にはゲイン
を上げ、方式の相異によるレベル差を補償するよ
うになつており、スイツチング方式の切り換えに
連動して動作するスイツチS6によりゲインが切り
換わるようになつている。
れたパイロツト信号と、信号出力端OUTから出
力された処理後の波形とに着目すると前者の場合
（スイツチング手段S3，S4共にオン状態としてホ
ールドコンデンサーを動作させた場合）にはサン
プリングホールド方式によるスイツチング回路と
同様の波形が得られ、後者の場合にはDSDC方式
と同様の波形が得られる。したがつてスイツチS5
の切り換えに伴うスイツチング手段S3，S4の切り
換えによつてスイツチング方式を上記サンプリン
グホールド方式とDSDC方式とに切り換えること
ができ、例えば、妨害がなく、歪率を重視する場
合にはサンプリングホールド方式によるスイツチ
ングを、妨害がある場合にはDSDC方式によるス
イツチングさせるように切り換えれば理想的な特
性を得ることができる。なお、Ｇはレベル調整回
路であつて、DSDC方式を利用する際にはゲイン
を上げ、方式の相異によるレベル差を補償するよ
うになつており、スイツチング方式の切り換えに
連動して動作するスイツチS6によりゲインが切り
換わるようになつている。
本考案に係るコンポジツト信号復調回路におけ
るスイツチング回路によれば、 コンポジツト信号復調回路のコンポジツト信号
経路に直列に接続された第１のスイツチング素子
と反転コンポジツト信号経路中に直列に接続され
た第２のスイツチング素子とを備えたスイツチン
グ回路において、 上記第１のスイツチング素子の出力側に第３の
スイツチング手段を介してその一端が接続された
ホールドコンデンサーと、上記第２のスイツチン
グ素子の作動、不作動を選択し得るよう上記第２
のスイツチング素子の制御端に設けられた第４の
スイツチング手段とを備え、上記第３と第４のス
イツチング手段とを連動させるようにして上記第
２のスイツチング素子を動作させるか又は上記ホ
ールドコンデンサーを動作させるかを選択し得る
ように構成したからスイツチング特性を受信状態
に応じて歪率を良好とするか妨害排除特性を良好
とするかを適確に切り換えることができ、理想的
な受信状態を得ることができる。
るスイツチング回路によれば、 コンポジツト信号復調回路のコンポジツト信号
経路に直列に接続された第１のスイツチング素子
と反転コンポジツト信号経路中に直列に接続され
た第２のスイツチング素子とを備えたスイツチン
グ回路において、 上記第１のスイツチング素子の出力側に第３の
スイツチング手段を介してその一端が接続された
ホールドコンデンサーと、上記第２のスイツチン
グ素子の作動、不作動を選択し得るよう上記第２
のスイツチング素子の制御端に設けられた第４の
スイツチング手段とを備え、上記第３と第４のス
イツチング手段とを連動させるようにして上記第
２のスイツチング素子を動作させるか又は上記ホ
ールドコンデンサーを動作させるかを選択し得る
ように構成したからスイツチング特性を受信状態
に応じて歪率を良好とするか妨害排除特性を良好
とするかを適確に切り換えることができ、理想的
な受信状態を得ることができる。
また、構成が簡単で何ら特殊な部品を必要とせ
ず、安価にしかも容易に実施できる等の特長があ
る。
ず、安価にしかも容易に実施できる等の特長があ
る。
図面は本考案に係るコンポジツト信号復調回路
に於けるスイツチング回路の実施例を示し、第１
図は回路図、第２図は動作説明図である。 Q1……第１のスイツチング素子、Q2……第２
のスイツチング素子、S3……第３のスイツチング
手段、S4……第４のスイツチング手段、Ｃ……ホ
ールドコンデンサー、S5……スイツチ、１……パ
ルス発生器、２……選択回路。
に於けるスイツチング回路の実施例を示し、第１
図は回路図、第２図は動作説明図である。 Q1……第１のスイツチング素子、Q2……第２
のスイツチング素子、S3……第３のスイツチング
手段、S4……第４のスイツチング手段、Ｃ……ホ
ールドコンデンサー、S5……スイツチ、１……パ
ルス発生器、２……選択回路。
Claims (1)
- 【実用新案登録請求の範囲】 コンポジツト信号復調回路のコンポジツト信号
経路中に直列に接続された第１のスイツチング素
子と反転コンポジツト信号経路中に直列に接続さ
れた第２のスイツチング素子とを備えたスイツチ
ング回路において、 上記第１のスイツチング素子の出力側に第３の
スイツチング手段を介してその一端が接続された
ホールドコンデンサーと、上記第２のスイツチン
グ素子の作動、不作動を選択し得るよう上記第２
のスイツチング素子の制御端に設けられた第４の
スイツチング手段とを備え、上記第３と第４のス
イツチング手段は連動するようになつていて、上
記第２のスイツチング素子を動作させるか又は上
記ホールドコンデンサーを動作させるかを選択し
得るようになつていることを特徴とするコンポジ
ツト信号復調回路におけるスイツチング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1711182U JPS58121448U (ja) | 1982-02-12 | 1982-02-12 | コンポジット信号復調回路におけるスイッチング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1711182U JPS58121448U (ja) | 1982-02-12 | 1982-02-12 | コンポジット信号復調回路におけるスイッチング回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58121448U JPS58121448U (ja) | 1983-08-18 |
| JPS6238360Y2 true JPS6238360Y2 (ja) | 1987-09-30 |
Family
ID=30029439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1711182U Granted JPS58121448U (ja) | 1982-02-12 | 1982-02-12 | コンポジット信号復調回路におけるスイッチング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58121448U (ja) |
-
1982
- 1982-02-12 JP JP1711182U patent/JPS58121448U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58121448U (ja) | 1983-08-18 |
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