JPS6237943A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6237943A JPS6237943A JP17716685A JP17716685A JPS6237943A JP S6237943 A JPS6237943 A JP S6237943A JP 17716685 A JP17716685 A JP 17716685A JP 17716685 A JP17716685 A JP 17716685A JP S6237943 A JPS6237943 A JP S6237943A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置の製造方法、特に半導体集積回路
における素子領域間の分離に好適な製造方法に関するも
のである。
における素子領域間の分離に好適な製造方法に関するも
のである。
従来の技術
ＭＩＳ型半導体集積回路における累子領域間分３べ−２
離技術として、従来、選択酸化法が多用されてきた。こ
の方法はＬＯＣＯ８（Ｌｏｃａｌ ０ｘｉｄａｔｉｏｎ
ｏｆＳｉｌｉｃｏｎ）法と呼ばれ、半導体基板上に耐
酸化材料、たとえば窒化シリコン膜のマスクを形成し、
この耐酸化材料で覆われていない部分に厚い酸化シリコ
ン膜を成長させ分離領域とするものである。
の方法はＬＯＣＯ８（Ｌｏｃａｌ ０ｘｉｄａｔｉｏｎ
ｏｆＳｉｌｉｃｏｎ）法と呼ばれ、半導体基板上に耐
酸化材料、たとえば窒化シリコン膜のマスクを形成し、
この耐酸化材料で覆われていない部分に厚い酸化シリコ
ン膜を成長させ分離領域とするものである。
近年、上記ＬＯＣＯ３法を改良し、１ミクロン程度の微
細パターンにまで適応できる選択酸化技術が提案される
に至っている（たとえば、特公昭５８−４９０２７）。
細パターンにまで適応できる選択酸化技術が提案される
に至っている（たとえば、特公昭５８−４９０２７）。
上記選択酸化法では、寄生トランジスタの閾値電圧を高
くするために、厚い酸化シリコン膜の下に、チャネルス
トップ領域を設けている。
くするために、厚い酸化シリコン膜の下に、チャネルス
トップ領域を設けている。
発明が解決しようとする問題点
チャネルストップ領域形成用の不純物は、耐酸化材料の
パターニング後に、イオン注入法により、予め、基板面
に導入される。このため、分離用酸化シリコン膜成長時
の増速作用や熱の作用によって、素子領域にまでチャネ
ルストップ用不純物が拡散してしまう。この現象が原因
となって、狭チャネル効果が生じ、ゲート幅が実寸法よ
りも短くなってし甘う。さらに、１ミクロン程度の分離
幅の場合、従来の注入量（約Ｉ Ｘｌ ０１３ｃｍ ’
）では、素子領域間の耐圧が５ｖ以下となってし１い
良好な分離特性が得られない。従って、注入量を増加さ
せねばならないが、濃度が高くなると、拡散長が長くな
り狭チャネル効果が顕著に現われてくる。
パターニング後に、イオン注入法により、予め、基板面
に導入される。このため、分離用酸化シリコン膜成長時
の増速作用や熱の作用によって、素子領域にまでチャネ
ルストップ用不純物が拡散してしまう。この現象が原因
となって、狭チャネル効果が生じ、ゲート幅が実寸法よ
りも短くなってし甘う。さらに、１ミクロン程度の分離
幅の場合、従来の注入量（約Ｉ Ｘｌ ０１３ｃｍ ’
）では、素子領域間の耐圧が５ｖ以下となってし１い
良好な分離特性が得られない。従って、注入量を増加さ
せねばならないが、濃度が高くなると、拡散長が長くな
り狭チャネル効果が顕著に現われてくる。
以」−の様に、チャネルストップ領域の形成が、微細化
の大きな障害となっている。
の大きな障害となっている。
問題点を解決するための手段
、 上記問題を解決するために、本発明では、第１の注
入工程と第２の注入工程とにより、チャネルストップ用
の拡散領域に濃度差ならびに深度差を設けた。まず、第
１の注入工程により分離領域全体に第１のチャネルスト
ップ用不純物を注入する。
入工程と第２の注入工程とにより、チャネルストップ用
の拡散領域に濃度差ならびに深度差を設けた。まず、第
１の注入工程により分離領域全体に第１のチャネルスト
ップ用不純物を注入する。
次いで、分離領域端部の所定域を、注入のマスクとなり
得る材料で株った後に、第２の注入工程により、分離領
域端部の所定域以外の領域、すなわち、分離領域の中心
位置に第２のチャネルストップ用不純物を注入する。第
１のチャネルストップ５ヘーノ 領域は、分離用酸化シリコン膜下における反転層の形成
を防止するもので、第２のチャネルストップ領域は、ソ
ース及びドレインの空乏層領域が、スルー現象を防止す
るものである。
得る材料で株った後に、第２の注入工程により、分離領
域端部の所定域以外の領域、すなわち、分離領域の中心
位置に第２のチャネルストップ用不純物を注入する。第
１のチャネルストップ５ヘーノ 領域は、分離用酸化シリコン膜下における反転層の形成
を防止するもので、第２のチャネルストップ領域は、ソ
ース及びドレインの空乏層領域が、スルー現象を防止す
るものである。
また、本発明では、第２の注入量を第１の注入量よりも
多くすることにより、また、第２の注入の加速電圧を第
１の注入の加速電圧よりも大きくすることにより、一層
効果を増すことになる。
多くすることにより、また、第２の注入の加速電圧を第
１の注入の加速電圧よりも大きくすることにより、一層
効果を増すことになる。
選択酸化法の利点のひとつとして、チャネルストップ用
不純物を自己整合的に注入できることが挙げられる。本
発明では、第１の注入工程は、従来通りレジストヲ注入
のマスクとし、自己整合的である。第２の注入工程に関
しても、第１の注入のマスクでもあるレジストを、１８
０°Ｃ〜２１０°Ｃの温度で３０分程度熱処理し、軟化
・伸延させて分離領域端部の所定域を覆う形状になして
、これを第２の注入のマスクとして用いる方法によれば
、容易に自己整合的となる。
不純物を自己整合的に注入できることが挙げられる。本
発明では、第１の注入工程は、従来通りレジストヲ注入
のマスクとし、自己整合的である。第２の注入工程に関
しても、第１の注入のマスクでもあるレジストを、１８
０°Ｃ〜２１０°Ｃの温度で３０分程度熱処理し、軟化
・伸延させて分離領域端部の所定域を覆う形状になして
、これを第２の注入のマスクとして用いる方法によれば
、容易に自己整合的となる。
６ページ
作 用
本発明によれば、第１の注入により形成した第１のチャ
ネルストップ層により、界面での反転層の形成全防止し
、第２の注入によシ形成した第２のチャネルストップ層
により界面より下でのパンチスルーを防止することがで
きることとなる０第１の注入量は比較的薄くてよいため
、チャネルストップ領域の横方向拡散による狭チャネル
効果を減少させることが可能となった。従って、たとえ
ば、１ミクロン以下の素子分離幅であっても、選択酸化
法による分離が可能となった。さらに、第１および第２
の注入を自己整合的に施すことが可能なため、フォトリ
ソグラフィーによる制限を受けず、微細パターンにも充
分適応できるものであるＯ 実施例 第１図は本発明実施例装置の典型的な断面図である。こ
の装置は、シリコン基板１の所定領域に、ＬＯＣＯ３法
によって、二酸化シリコン膜２を形成すると共に、同二
酸化シリコン膜２の直下に、浅７ヘーノ ぐ、かつ、低濃度の第１のチャネルストップ層３と、中
心位置付近にあって、深く、かつ、高濃度の第２のチャ
ネルストップ層４とを設けたものである。第１および第
２の各チャネルストップ層３゜４は、いずれも、ＬＯＣ
Ｏ３法によって形成される二酸化シリコン膜２の工程前
に、予め、イオン注入法によって、適量の不純物イオン
を注入しておき、これ−１ＬＯＣＯ３法実施の過程で拡
散させることによって形成される。
ネルストップ層により、界面での反転層の形成全防止し
、第２の注入によシ形成した第２のチャネルストップ層
により界面より下でのパンチスルーを防止することがで
きることとなる０第１の注入量は比較的薄くてよいため
、チャネルストップ領域の横方向拡散による狭チャネル
効果を減少させることが可能となった。従って、たとえ
ば、１ミクロン以下の素子分離幅であっても、選択酸化
法による分離が可能となった。さらに、第１および第２
の注入を自己整合的に施すことが可能なため、フォトリ
ソグラフィーによる制限を受けず、微細パターンにも充
分適応できるものであるＯ 実施例 第１図は本発明実施例装置の典型的な断面図である。こ
の装置は、シリコン基板１の所定領域に、ＬＯＣＯ３法
によって、二酸化シリコン膜２を形成すると共に、同二
酸化シリコン膜２の直下に、浅７ヘーノ ぐ、かつ、低濃度の第１のチャネルストップ層３と、中
心位置付近にあって、深く、かつ、高濃度の第２のチャ
ネルストップ層４とを設けたものである。第１および第
２の各チャネルストップ層３゜４は、いずれも、ＬＯＣ
Ｏ３法によって形成される二酸化シリコン膜２の工程前
に、予め、イオン注入法によって、適量の不純物イオン
を注入しておき、これ−１ＬＯＣＯ３法実施の過程で拡
散させることによって形成される。
第２図（ａｌ〜（ｉｌは、本発明をＬＯＣＯ３法に適用
した場合のプロセス断面図である。以下、第２図に従っ
て、本発明の一実施例を示す。
した場合のプロセス断面図である。以下、第２図に従っ
て、本発明の一実施例を示す。
Ｐ型シリコン基板５に、応力緩和用の酸化シリコン膜６
を６００八程度成長させ、耐酸化材料である窒化シリコ
ン膜７を２０００八程度形成した後、厚さ１．４μｍ程
度のレジスト８を塗布し、既知のフォトエツチング技術
を用いて分離領域の窒化シリコン膜７を除去したものが
第２図（ａ）である。次いで、第２図（ｂ）のように、
レジスト８をマスクとしてボロンイオン９を４０ＫｅＶ
、５Ｘ１０１２ａｔｏ叩１’の条件で注入して、第２図
（ｃ）に示すように、第１の注入層１０を形成する。
を６００八程度成長させ、耐酸化材料である窒化シリコ
ン膜７を２０００八程度形成した後、厚さ１．４μｍ程
度のレジスト８を塗布し、既知のフォトエツチング技術
を用いて分離領域の窒化シリコン膜７を除去したものが
第２図（ａ）である。次いで、第２図（ｂ）のように、
レジスト８をマスクとしてボロンイオン９を４０ＫｅＶ
、５Ｘ１０１２ａｔｏ叩１’の条件で注入して、第２図
（ｃ）に示すように、第１の注入層１０を形成する。
ここで、２００°Ｃ，３０分の熱処理を加え、第２図（
ｄ）のように、分離領域にまでレジスト８を軟化伸延さ
せる。本実施例では、レジスト８の横方向への伸びは、
片側で０．２５μｍであるが、熱処理条件を適宜選定す
ることにより、横方向への伸びの長さを制御できる。次
いで、再びレジスト８をマスクとして、第２図（ｅ）の
ように、ボロンイオン１１を、６０ＫｅＶ 、 １．５
Ｘｌ ０１３ａｔｏｍ ／ｃｒｎ−２の条件で注入し
て、第２図ｆｆｌに示すように、第２の注入層１２を形
成する。次いで、第２図（ｃｒｌのように、レジスト８
を除去し、９００°Ｃ，３０分、窒素雰囲気中で第１の
注入層１０と第２の注入層１２をアニール処理した後に
、第２図（ｈｌのように、１ｏＯ０℃，１５０分、ウェ
ット酸化により、分離用酸化シリコン膜１３と、第１の
チャネルストップ層領域１４および第２のチャネルスト
ップ層１５を形成する。そして、窒化シリコン膜γと応
力緩和用酸化シリコン膜６を除去して、第２図（ｉ）に
示すよりべ一／゛ うに二酸化シリコン膜１３を残置させて分離工程を終了
する。以下、通常のＭＯＳプロセスにより、分離用酸化
シリコン膜１３によって囲まれたシリコン基板領域に所
望の能動素子を形成した。
ｄ）のように、分離領域にまでレジスト８を軟化伸延さ
せる。本実施例では、レジスト８の横方向への伸びは、
片側で０．２５μｍであるが、熱処理条件を適宜選定す
ることにより、横方向への伸びの長さを制御できる。次
いで、再びレジスト８をマスクとして、第２図（ｅ）の
ように、ボロンイオン１１を、６０ＫｅＶ 、 １．５
Ｘｌ ０１３ａｔｏｍ ／ｃｒｎ−２の条件で注入し
て、第２図ｆｆｌに示すように、第２の注入層１２を形
成する。次いで、第２図（ｃｒｌのように、レジスト８
を除去し、９００°Ｃ，３０分、窒素雰囲気中で第１の
注入層１０と第２の注入層１２をアニール処理した後に
、第２図（ｈｌのように、１ｏＯ０℃，１５０分、ウェ
ット酸化により、分離用酸化シリコン膜１３と、第１の
チャネルストップ層領域１４および第２のチャネルスト
ップ層１５を形成する。そして、窒化シリコン膜γと応
力緩和用酸化シリコン膜６を除去して、第２図（ｉ）に
示すよりべ一／゛ うに二酸化シリコン膜１３を残置させて分離工程を終了
する。以下、通常のＭＯＳプロセスにより、分離用酸化
シリコン膜１３によって囲まれたシリコン基板領域に所
望の能動素子を形成した。
なお上記実施例では、第２の注入のマスクとしてレジス
トを用いたが、注入のマスクとなり得る材料（例えば、
酸化シリコン膜、窒化シリコン膜を など）゛パターニングによって形成した場合でも、第１
図に示すような分離が可能であることは明白である。
トを用いたが、注入のマスクとなり得る材料（例えば、
酸化シリコン膜、窒化シリコン膜を など）゛パターニングによって形成した場合でも、第１
図に示すような分離が可能であることは明白である。
発明の効果
本発明により得られた分離領域は、分１ｔｔｌｊ１．０
ミクロンにおいても、素子領域間の耐圧が１５Ｖ以上と
なり、また、寄生閾値電圧も１６Ｖ以上となった。さら
に、接合耐圧も１５Ｖ以上であり、選択酸化法が微細パ
ターンにも適用可能となった。
ミクロンにおいても、素子領域間の耐圧が１５Ｖ以上と
なり、また、寄生閾値電圧も１６Ｖ以上となった。さら
に、接合耐圧も１５Ｖ以上であり、選択酸化法が微細パ
ターンにも適用可能となった。
なお本実施例の説明では、ＬＯＣＯ８法に適用した場合
について述べたが、全ての選択酸化型の素子分離技術に
適用できることはもちろんである。
について述べたが、全ての選択酸化型の素子分離技術に
適用できることはもちろんである。
以上述べた様に、本発明は、半導体集積回路の１ｏベー
ジ 微細化、高性能化に大きく寄与するものである。
ジ 微細化、高性能化に大きく寄与するものである。
第１図は半導体装置の断面図、第２図（ａｌ〜（ｉ）は
本発明の一実施例による半導体装置の製造方法を説明す
るためのプロセス断面図である。 １．５・・・・・・シリコン基板、２，６．１３・・・
・・・二酸化シリコン膜、３，４，１４，１５．１６・
・・・・・チャネルストップ層（領域〕、γ・・・・・
・窒化シリコン膜、８・・・・・・フォトレジス）、９
．１１・・・・・・ボロンイオン、１０，１２・・・・
・・ボロンイオン注入領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 １−−−シリコン基頴 ２−一一二瓜美イ乙シ１ノコン凡（ ３−一一宥旨／ｌ＋ヤ木ｌしＩＬツフ０４４−−−羊２
／ｌ ″ 第２図 ＋ ＋ Ｊ Ｊ Ｊ Ｊ Ｊ Ｊ Ｊ
＝第２図 第２図
本発明の一実施例による半導体装置の製造方法を説明す
るためのプロセス断面図である。 １．５・・・・・・シリコン基板、２，６．１３・・・
・・・二酸化シリコン膜、３，４，１４，１５．１６・
・・・・・チャネルストップ層（領域〕、γ・・・・・
・窒化シリコン膜、８・・・・・・フォトレジス）、９
．１１・・・・・・ボロンイオン、１０，１２・・・・
・・ボロンイオン注入領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 １−−−シリコン基頴 ２−一一二瓜美イ乙シ１ノコン凡（ ３−一一宥旨／ｌ＋ヤ木ｌしＩＬツフ０４４−−−羊２
／ｌ ″ 第２図 ＋ ＋ Ｊ Ｊ Ｊ Ｊ Ｊ Ｊ Ｊ
＝第２図 第２図
Claims (4)
- （１）シリコン半導体基板面に、選択酸化法により素子
分離領域を形成する工程において、素子分離領域部の基
板中に第１のチャネルストップ用不純物注入を施した後
、前記素子分離領域部の 部所定域を、マスクとなり得る材料で覆ったのちに、第
２のチャネルストップ用不純物注入を施し、前記マスク
となり得る材料を除去した後、選択酸化を施し、素子分
離用酸化シリコン膜とその下に第１及び第２のチャネル
ストップ用不純物注入からなるチャネルストップ領域と
を形成することを特徴とする半導体装置の製造方法。 - （２）第１のチャネルストップ用不純物注入の量よりも
、第２のチャネルストップ用不純物注入の量を多くし、
分離領域端部のチャネルストップ領域の濃度を低く、端
部以外の分離領域のチャネルストップ領域の濃度を高く
することを特徴とする特許請求の範囲第１項記載の半導
体装置の製造方法。 - （３）第１のチャネルストップ用不純物注入の加速電圧
よりも、第２のチャネルストップ用不純物注入の加速電
圧を高くすることを特徴とする特許請求の範囲第１項記
載の半導体装置の製造方法。 - （４）注入のマスクとしてレジストを用い、第１のチャ
ネルストップ用不純物注入を施したのち、１８０℃〜２
１０℃の温度で３０分程度の熱処理を加えることにより
、前記レジストを分離領域端部の所定域まで軟化伸延さ
せた後に、第２のチャネルストップ用不純物注入を施す
ことを特徴とする特許請求の範囲第１項、第２項、また
は第３項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60177166A JPH07105434B2 (ja) | 1985-08-12 | 1985-08-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60177166A JPH07105434B2 (ja) | 1985-08-12 | 1985-08-12 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6237943A true JPS6237943A (ja) | 1987-02-18 |
| JPH07105434B2 JPH07105434B2 (ja) | 1995-11-13 |
Family
ID=16026338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60177166A Expired - Lifetime JPH07105434B2 (ja) | 1985-08-12 | 1985-08-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105434B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5512495A (en) * | 1994-04-08 | 1996-04-30 | Texas Instruments Incorporated | Method of manufacturing extended drain resurf lateral DMOS devices |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5683078A (en) * | 1979-12-11 | 1981-07-07 | Mitsubishi Electric Corp | Semiconductor device |
-
1985
- 1985-08-12 JP JP60177166A patent/JPH07105434B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5683078A (en) * | 1979-12-11 | 1981-07-07 | Mitsubishi Electric Corp | Semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5512495A (en) * | 1994-04-08 | 1996-04-30 | Texas Instruments Incorporated | Method of manufacturing extended drain resurf lateral DMOS devices |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07105434B2 (ja) | 1995-11-13 |
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