JPS6233465A

JPS6233465A - 薄膜トランジスタ

Info

Publication number: JPS6233465A
Application number: JP17228385A
Authority: JP
Inventors: Koichi Haga; 浩一羽賀
Original assignee: Ricoh Research Institute of General Electronics Co Ltd; Ricoh Co Ltd
Current assignee: Ricoh Research Institute of General Electronics Co Ltd; Ricoh Co Ltd
Priority date: 1985-08-07
Filing date: 1985-08-07
Publication date: 1987-02-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、薄膜トランジスタに関するものである。

（従来の技術及びその問題点）第６図（ａ）　、　（ｂ）　、　（ｃ）は、従来一般に
知られた薄膜トランジスタ（ＴＰＴ）を示したもので、
（ａ）は再結晶化シリコン、ポリシリコンを、（ｂ）は
アモルファスシリコンを、また（ｃ）はＣｄＳｅをそれ
ぞれ主材料として構成されている。しかし、これらの薄
膜トランジスタには、それぞれ次のような問題点がある
。

（ａ）再結晶化シリコン、ポリシリコンＴＰＴこの材料
で作製する場合は、まず、低温（４００℃以下）での成
膜が難しい。そのため、単結晶シリコン又は石英のよう
な耐熱性の材料からなる高価な基板が必要となる。また
単結晶と同様な構造欠陥の少ないシリコン膜を作る必要
があるが、多数の薄膜Ｉ−ランジスタを同時に作製する
ために広い面積に成膜しようとすると、電気特性に影響
を与えるようなひすみや欠陥が多く発生してしまう。従
って６インチウェハー程度のものしか作製できないのが
現状であり、ＴＰＴ１個当りのコストが高い。

（ｂ）アモルファスシリコンＴＰＴアモルファスシリコンは低温成膜、大面積の成膜が可能
で、太陽電池、センサ等に多く応用されている。しかし
薄膜１〜ランジスタとした場合、アモルファスシリコン
は移動度が小さいため、第６図（ｂ）のような構成では
高速応答が難しい。さらに、キャリアがソースからトレ
インに移動する際に拡散してしまい、トラップ確率が増
加し特性が経時変化する。また高電界が印加された際、
電極界面及び薄膜中で構造変化が起き、特性が変化して
しまう。

（ｃ）　Ｃ，ｄＳｅ　Ｔ　Ｆ　ＴＣｄＳｅは低温成膜、大面積の成膜が可能であるが、製
法上ＣｄとＳｅが分離し易く、さらに酸素と非常に反応
し易いため、プロセス制御が難しい。

また、移動度が小さく、トラップが多いため高速応答、
安定性が問題とされている。

本発明は、上記従来技術の問題点を解消し、高速で、高
安定な薄膜トランジスタを捉供するものである。

（問題点を解決するための手段）上記問題点を解決するために、基体上に、禁制？ｊＦ幅
の異なる少なくとも２種類以上の薄膜を同種の薄膜が互
いに隣合わないようにして少なくとも３層以上の多層に
積層し、その多層薄膜の各層が接続されるようにソース
電極及びドレイン電極をそれぞれ設けるとともに、基体
面に対して略垂直な多層薄膜の断面に、絶縁層を介して
ゲート電極を設ける。

（作　用）禁制帯幅の異なる薄膜層を多層に積層することによりペ
テロ接合のポテンシャル井戸が形成され、その結果キャ
リアは禁制帯幅の狭い層の中を電界に引かれて伝導し、
隣接層方向への拡散がない。

このとき、キャリアの寿命をτ、ドリフト移動度をμと
すると、μτ積が応答速度の重要な因子となるが、前記
作用はτを増加させることになり、高速応答が可能にな
る。さらに印加した高電界は各層に配分されて１層当り
にかかる電界が低下するので高電界による構造変化や結
晶化等は起こらない。

（実施例）以下図面に基づいて実施例を詳細に説明する。

第１図は、本発明の一実施例を示したもので、１は基板
、２は多層薄膜で、禁制帯幅の異なる少なくとも２種類
以上の薄膜を同種の薄膜が互いに隣合わないようにして
少なくとも３層以上の多層に積層する（本実施例ではａ
層、ｂ層、ａ層の２種類３層からなっている）。３及び
４は、それぞれ多層薄膜２の各層が接続されるように対
向して設けられたソース’、！！極及びドレイン電極、
５ａ、　５ｂは絶縁層で、多層薄膜２の基板１に対して
略垂直な断面に接して設けられている。６ａ、６ｂは絶
縁層５ａ。

５ｂ上にそれぞれ設けられたゲート電極である。

第２図は、本発明の他の実施例を示したもので、第１図
と同一符号のものは同一のものを示している。第１図の
ものと異なる点は、ゲート電極６ａ。

６ｂを形成した後、多層薄膜２に基板１まで達する穴を
穿ち、その穴にソース電極３及びドレイン電極４を形成
した点である。

なお、上記２つの実施例で、多層薄膜２とソース電極３
との間、多層薄膜２とドレイン電極４との間にそれぞれ
オーミック性を得るための中間層を挿入してもよい。ま
た、薄膜トランジスタ形成後に、全体を覆うように、湿
気、酸化等を防止するためのパッシベーション膜を塗布
・形成してもよい。

基板１の材料としては、絶縁材料がよく、無機材料では
ガラス、セラミック、有機材料ではポリイミドなどが用
いられる。また導電性材料に絶縁処理を施したものでも
よい。

多層薄膜２の、禁制帯幅の異なる薄膜としては、結晶で
もアモルファスでもよい。結晶の場合は格子定数が比較
的近似した材料である必要がある。

そのため組合せとして、Ｃｄ５−Ｃｕ２Ｓ、　Ｃｄ５−
ＣｄＴｅ。

Ｃｄ５−丁ｎＰ、　　ＣｄＴｅ−Ｃｕ２Ｔｅ、　　Ｃｄ
５−ＣｕＩｎＳ２．　　ＣｄＳ　−ＣｕＩｎＳｅ、　、
　Ｃｄ５−ＣｕＩｎＴｅ２．　Ｃｄ５−ＣｕＧａＳｅ２
．　Ｃｕ２Ｔｅ　−ＣｄＴｅ、　ＣｄＳｅ　　ＺｎＴｅ
、　Ｃｄ５−５ｉなどがよい。またアモルファスと結晶
の組合せを用いることによって格子定数をある程度緩和
できる。アモルファス（記号としてａ−を用いる）材料
としてはａ−３ｉ　：　ＩＩ（Ｆ）　。

ａ−５ｅ、　ａ−Ｇｅ　：　）ｌ（Ｆ）などがあげられ
、Ｃｄ５−ａ−３ｉ　：　Ｈ。

ＣｕＩｎ５ｅ−ａ−３ｅ、　ＣｕＩｎ５ｅ−ａ−３ｉ　
：　Ｉなどの組合せがよい。アモルファス材料どうしの
組合せとしてはａ−３ｅ−ａ−５ｉ　：　１１．　ａ−
３ｉ、Ｃ，−１Ｉ：　Ｈ−ａ−５ｉ　：　Ｉｔ。

ａ−３ｉＪ、−Ｉｌ：Ｈ−ａ−５ｉ：Ｈ，ａ−５ｉｌ１
０１−、：Ｈ−ａ−３ｉ：１１などがよい。

ソース電極３．ドレイン電極４としては、ＡＱ。

Ｍｏ、　ｔｌｌ、　Ｎｉ、　Ｃｒ、　Ａｕ、　Ａｇを用
いることができる。

多層薄膜とゲート電極との間の絶縁層５ａ、５ｂとして
は、Ｓｉｎ、、　Ｓｉ、Ｎ４．　ＳｉＣ，ＴｉＯ２，Ｔ
ｉ３Ｎ４．　Ｔｊｃ等があげられる。

グー１−電極６ａ、６ｂとしては、ＡＱ、　Ｍｏ、　Ｗ
、　Ｎｉ。

Ｃｒ、　Ａｕ、　Ａｇを用いることができる。

また多層薄膜２とソース電極３及びドレイン電極４との
オーミック性を得るために挿入する中間層として、多層
薄膜２と同組成を持ち、ドーピングにより低抵抗化した
ものが使用できる。

禁制帯幅の異なる膜を多層に積層したパン１−モデルを
第３図に示す。結晶−結晶、アモルファス−納品、アモ
ルファス−アモルファスの組合せはともに材料固有の伝
導型を持ち、それらの伝導型はＰ型、Ｎ型、ｊ型に分け
ることができ、伝導型の組合せとして、Ｐ型−Ｎ型、１
）型−１型、Ｎ型−Ｐ型。

Ｎ型−１型、ｊ型−１型などがあり、各バンドモデルを
第３図（ａ）〜（ｅ）にそれぞれ示す。この組合せ以外
に、Ｐ型−Ｐ型、Ｎ型−Ｎ型があってもよい。向−０が
禁制帯幅の広い層、Ｅｇ−２が禁制帯幅の狭い層、Ｅ、
はフェルミ−レベル、８層膜厚と５層膜厚は同じである
。

禁制帯幅の異なる膜１層当りの膜厚は１．００〜１００
００人とし、多層薄膜２の全体の膜厚は０．１−１０μ
ｍｌｌ＋、好ましくは０．３〜２μｍとする。また多層
薄膜とゲート電極の間の絶８層５ａ　、　５ｂの厚さは
５００λ〜１μｍまでがよく、好ましくは１０００〜５
０００人がよい。各電極の膜厚は１０００〜５０００人
が好ましい。

また、ソース、ドレイン間のチャネル長は１〜２０μｎ
ｎ程度、好ましくは２〜１０μｍがよく、チャネル幅は
５〜５００μ剛、好ましくは１０〜２００μｍがよし１
゜次に、製造方法を含む具体例を示す。

（具体例１）基板としてセラミックスを用い、禁制帯幅の異なる膜と
してＣｄＳ　−ＣｕＩｎＳｅ２の結晶半導体を用いた。

ＣｄＳが禁制帯幅の広い材料であり、ＣｕＩｎＳｅ２が
禁制帯幅の狭い材料である。ＣｄＳは、格子定数が４．
１人、禁制帯幅が２．４２ｅＶのＮ型半導体、ＣｕＩｎ
Ｓｅ２は、格子定数が５．７８２人、禁制帯幅が１ｅＶ
のＰ型半導体であり、第３図（ｃ）のバンド構造となる
。ＣｄＳ、ＣｕＩｎＳｅ２の膜厚はともに１００人とし
た。ＣｄＳ膜　ＣｕＩｎＳｅ２は二元蒸着装置を用いて
堆積したヶその多層薄膜の形成方法を第４図に従って説
明する。

まず、バルブ２２を開け、ロータリポンプ２５にて真空
室１６内を１０−”Ｔｏｒｒの圧力にし、バルブ２２を
閉じる。次にバルブ２３．２１を開け、拡散ポンプ２４
にて１０−’Ｔｏｒｒの圧力に保った後、基板９をヒー
タ１１で３５０℃に加熱し、モータ１０により二元蒸着
ルツボ１７．１９の真上にセットする。ルツボ１９内の
Ｃｄとルツボ１７内のＳの各粉末を、蒸着比が１：１に
なるようにヒータ１４で加熱し、十分安定な蒸発量にな
ったらシャッター１２を開け、基板９にＣｄＳを１００
人堆積させる。次にモータ１０を回転させて基板９を二
元蒸着ルツボ１８．２０の上に位置させ、ルツボ１８内
の■ｎＳｅ２とルツボ２０のＣｕの粉末を、Ｃｕ　：　
Ｉｎ　：　５ｅ＝１：１：２の蒸発比になるようにヒー
タ１５で加熱し、十分安定な蒸発量になったらシャッタ
１３を開けて基板９にＣｕＩｎＳｅ２を１００人堆積さ
せる。以上の操作を交互に繰り返し、基板上にＣｄＳ膜
とＣｕＩｎＳｅ２膜とを１００人ずつ交互に堆積し、Ｃ
ｄＳ膜を２１層、ＣｕＩｎＳｅ２膜を２０層、全体の膜
厚として４１００人を堆積した。

多層薄膜形成後、電子ビーム蒸着法にてＳｉＯ□膜を多
層薄膜上の全体に堆積し１次いでエツチングによりゲー
ト電極形成部以外の５ｉｎ２膜を除去し、最後にＡＮを
真空蒸着により堆積し選択的にエツチングしてゲート電
極を形成し、第１図に示すような４＋’ｔｊ成の薄膜ト
ランジスタを得た。

上記薄膜トランジスタの特性を測定した結果、ゲート電
圧１５Ｖ、　　Ｉ〜レイン電圧１０Ｖ印加して、Ｉ。、
＝ＩＸ１０−’（Ａ）、　　Ｉｏ、Ｆ＝８Ｘ１０””（
Ａ）で、ＩＯＮ／Ｉ。ＦＦ”Ｆ２Ｏ３と、薄膜トランジ
スタとしては十分な特性が得られ、経時変化もなく極め
て安定であった。

（具体例２）基板としてパイレックスガラスを用い、禁制−１１膜幅
の異なる膜としてａ−５ｊ、　：　Ｈ−ａ−５ｉＪ１−
ｔ　：　ＩＩのアモルファス半導体を用いた。ａ−５ｉ
　：　ＩＩが禁制帯幅の狭い材料であり、ａ−５ｉ、Ｎ
ｉ−８＝１１が禁制帯幅の広い材料である。ａ−５ｉ　
：旧よ格子定数が約４人、禁制帯幅が１．７ｅＶのＮ型
半導体、ａ−５ｉＪ、−ｙ　：　ＩＩは格子定数が約４
人、禁制帯幅が’ｌ　、　３ｅＶのＮ型半導体で、Ｎ型
−Ｎ型の組合せである。ａ−５ｉ　：　Ｉｆ、　ａ−５
ｉ、Ｎ、−、：ＩＩの膜厚は両者とも１００人とした。

　ａ−５ｉ　：　ｉｆ及びａ−３ｉ、Ｎ、−、：　Ｈは
グロー放電分解を用いたプラズマＣＶＤ法により堆積し
た。その多層薄膜の形成方法を第５図に従って説明する
。

第５図に示す装ぼはＡ室１１１とＢ室１１０の２室を備
えている。まず、バルブ１１８．１２１を開けてロータ
リポンプ１．２２．１２４によってＡ室Ｉｌｌ、　Ｂ室
１１０を１０−”Ｔｏｒｒの圧力にし、バルブＨ８，１
２１を閉じ、次にバルブ１２５．１１９．１２０を開け
てロータリポンプ１２６及び拡散ポンプ１２３によって
Ａ室、Ｂ室を１Ｏ−６Ｔｏｒｒの圧力にする。その後、
バルブ１１９．１２（ｌを閉じ、試料１１６をまずＡ室
１１１の高周波電極１１２に平行に対向するようにセッ
トし、バルブ１０６．１０８を開け、５ｉｌｌ、のボン
ベｉｏｏの元栓１０２及びＮｌ□のボンベ１０１の元栓
１０３を開け、フローメータ１０４を＠節して５ｉｔ（
４の流量を２０ｃｃに保ち、またフローメータ１０５を
調節してＮｌ＋□の流量を１００父に保ち、バルブ１１
８を調節してＡ室１１１内の圧力をＩ　Ｔｏｒｒに保ち
、高周波電源１１４を２０１ｄに調節して高周波電極１
１２で放電を起こす。ａ−５ｉｘＮｉ−、：　ＩＩ膜が
基板１１６上に１００人堆積後、高周波型ｇ１１４を切
り、バルブ１０６゜１０８を閉じる。次に、モータ１０
９を回転させ、試料をＢ室１１０へ移動させ、高周波電
極１１３に平行に対向させてセットする。バルブ１０７
を開けてフローメータ１０４を２０ｃｃに調節し、バル
ブ１２１を調節してＢ室１１０の圧力をＩ　Ｔｏｒｒに
保ち、高周波電源１１５を投入し２０１ｔｌに調節して
高周波電極１１３で放電を起こす。ａ−８Ｌ　：　ｔ（
膜が基板１１６上に１００人堆積後、高周波電源１１５
を切り、バルブ１０７．１２１を閉じる。以上の操作を
Ａ室とＢ室交互に繰り返し、基板上にａ−３Ｌ、１Ｎ１
−１１　：　１１膜とａ−８ｉ　：　Ｈ膜とを１００人
ずつ交互に堆積し、ａ−３ｉｘＮ、−ｘ　：　Ｈ膜を２
１層、　ａ−３ｉ　：　ｔｌ膜を２０層、全体の膜厚と
して４１００人を堆積した。

多層薄膜形成後、電子ビーム蒸着法にてＳｉＯ□膜を多
層薄膜上の全体に堆積し、次いでエツチングによりゲー
ト電極形成部以外の５１０２膜を除去し。

最後にＡＲを真空蒸着により堆積し、選択的にエツチン
グしてゲート電極を形成し、第１図に示すような構成の
薄膜トランジスタを得た。

上記薄膜トランジスタの特性を測定した結果、ゲート電
圧２０ｖ、ドレイン電圧１５Ｖ印加して工。Ｈ＝　Ｉ　
ＸＬＯ−’（Ａ）、　　Ｉ。、Ｆ＝　８　Ｘ　１Ｏ−１
１（Ａ）で、工。Ｎ／ｌ０ＦＦ斗１０５と、薄膜トラン
ジスタとしては十分な特性が得られ、経時変化のない安
定なものであった。

（発明の効果）以上説明したように、本発明によれば、禁制帯幅の異な
る薄膜層を多層に積層することにより。

ペテロ接合のキャリア閉じ込め効果が生じ、その結果ト
ラップ確率が低下し、高速応答が可能になる。また、多
層薄膜に印加された高電界は各層に配分され、１層当り
の電界が低下するので構造変化が起きるのを防止するこ
とができ、高速で、高安定な薄膜トランジスタを得るこ
とができる。

【図面の簡単な説明】

第１図は５本発明の一実施例の薄膜トランジスタの構成
図、第２図は、本発明の他の実施例の薄膜トランジスタ
の構成図、第３図（ａ）〜（ｅ）は、多層薄膜の各種伝
導型の組合せにおけるバンドモデルを示す図、第４図は
、具体例１の試料作製に用いた薄膜堆積装置の構成図、
第５図は、具体例２の試料作製に用いた薄膜堆積装置の
構成図、第６図（ａ）、　（ｂ）、　（ｃ）は、それぞ
れ従来の薄膜トランジスタの構成図である。１　・・基板、　２　・・・多層薄膜、　３　・・・ソ
ース電極、　４　・・・　ドレイン電極、５ａ、５ｂ・
・・絶縁層、Ｇａ、６ｂ・・・ゲート電極。特許出願人　　株式会社　　リ　　コ　　−リコ一応用
電子研究所株式会社第１図（ａ）　　　　（ｂ）　　　　（ｃ）第２図（ａ）　　　　（ｂ）　　　　（ｃ）６ａ、６ｂ　　γ−トｔｓ第　３　図（ａ＞　　　　　　　　　　　　　　　　　　（ｂ）（
ｃ）　　　　　　　　　　　　　　　　（ｄ）（ｅ）ｔａｌｉ型り層ｉ２＋第４図

Claims

【特許請求の範囲】

（１）基体上に、禁制帯幅の異なる少なくとも２種類以
上の薄膜を同種の薄膜が互いに隣合わないようにして少
なくとも３層以上の多層に積層し、前記多層薄膜の各層
が接続されるようにソース電極及びドレイン電極をそれ
ぞれ設けるとともに、前記多層薄膜の前記基体に対して
略垂直な断面に、絶縁層を介してゲート電極を設けてな
ることを特徴とする薄膜トランジスタ。
（２）前記多層薄膜の少なくとも１種が、水素原子、重
水素原子、ハロゲン原子の少なくとも１種を含むアモル
ファスシリコンであることを特徴とする特許請求の範囲
第（１）項記載の薄膜トランジスタ。
（３）前記多層薄膜とソース電極間、多層薄膜とドレイ
ン電極間に、前記多層薄膜及び電極とオーミック特性を
示す中間層を設けたことを特徴とする特許請求の範囲第
（１）項記載の薄膜トランジスタ。