JPS6261366A - 薄膜トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、薄膜トランジスタに関するものである。

（従来の技術及びその問題点） 第５図（ａ）　、　（ｂ）　、　（ｃ）は、従来一般に
知られた薄膜トランジスタ（ＴＰＴ）を示したもので、
（ａ）は再結晶化シリコン、ポリシリコンを、（ｂ）は
アモルファスシリコンを、また（ｃ）はＣｄＳｅをそれ
ぞれ主材料として構成されている。しかし、これらの薄
膜トランジスタには、それぞれ次のような問題点がある
。

（ａ）再結晶化シリコン、ポリシリコンＴＰＴこの材料
で作製する場合は、まず、低温（４００℃以下）での成
膜が難しい。そのため、単結晶シリコン又は石英のよう
な耐熱性の材料からなる高価な基板が必要となる。また
甲、結晶と同様な構造欠陥の少ないシリーコン膵を作る
必要があるが、多数の薄膜トランジスタを同時に作製す
るために広い面積に成膜しようとすると、電気特性に影
響を与えるようなひずみや欠陥が多く発生してしまう。

従って６インチウェハー程度のものしか作製できないの
が現状であり、ＴＰＴ１個当りのコストが高い。

（１））アモルファスシリコンＴＰＴ アモルファスシリコンは低温成膜、大面積の成膜が可能
で、太陽電池、センサ等に多く応用されている、しかし
薄膜トランジスタどした場合、アモルファスシリコンは
移動度が小さいため、第５図（ｈ）のような構成では高
速応答が難しい。さらに、キャリアがソースからドレイ
ンに移動する際に拡散してしまい、トラップ確率が増加
し特性が経時変化する。また高電界が印加されｔ−際、
電極界面及び薄膜中で構造変化が起き、特性が変化して
しまう。

（ｅ）　ＣｄＳｅ　Ｔ　Ｆ　Ｔ ＣｄＳｅは低温成膜、大面積の成膜が可能であるが、製
法Ｊ〕ＣｄとＳｒ１が分離し易く、さらに酸素と非常ｌ
、こ反応し易いため、プロセス制御が輩しいつまた。移
動度が小さく、トラップが多いため高速応答７安定性が
問題とされている。

本発明は、上記従来技術の問題点を解消し、高速で、高
安定な薄膜トランジスタを提供するものである、 （問題点を解決するための手段） 上記問題点を解決するために、基体上にソース電極又は
ドレイン電極を設け、そのＪ−に２基体の而に対して積
層面が略垂直になるように。禁制帯幅の異なる２種類の
薄膜を同種の薄膜が互いに隣合わないようにして少なく
とも３層以上の多層に積層し、その各薄膜の膜厚を使用
材料の格子間隔の１〜５０倍の範囲内にするとともに禁
制帯幅の広い薄膜をピ又はＮ゛の導電型とし、その上部
に、基体の面に対して略平行になるようにドレイン電極
又はソース電極を設け、多層薄膜の各層が現われている
側面に、絶縁層を介してゲート電極を設ける。

（作　用） 禁制帯幅の異なる薄膜層を多層に積層することによりへ
子口接合のポテンシャル井戸が形成され。

その結果キャリアは禁制帯幅の狭い層の中を電界に引か
れて伝導し、隣接層方向への拡散がない。

さらに、ぞの膜厚が０．５〜２００人程度の人界膜の場
合、前記作用の外に、いわゆる超格子構造による特殊な
効果が生じる。即ち、禁制帯幅の狭い薄膜の膜厚を電子
波長（ド・ブロイ波長；〜数１００人）以下にすると、
このときの電子は量子化された、限られたエネルギー準
位しか存在し得なくなり、しかもトンネル効果が生じる
程度に接近して多数個形成すると、共鳴現象によってト
ンネル効果の確率が１になる。このような超格子結晶の
エネルギー構造は、人工のポテンシャル井戸の中で量子
化されたバンド構造（ミニバンド構造）を持つことにな
り、自然結晶の場合には充満帯、禁止帯、伝導帯と分化
したものと類似で考えられる。

通常、電子をキャリアとして伝播する場合、半導体はＮ
型である必要がある。同様に正孔をキャリアとして伝播
する場合はＰ型である必要がある。

薄膜トランジスタを結晶材料で構成する場合、半導体を
Ｐ型、Ｎ型にするためにボロン、リンなどをドーピング
するが、二九らのイオン化したドナー準位、アクセプタ
準位が電子、正孔のキャリアを散乱させてし、まう、そ
のため電子移動度、正孔移動度が低下する。また同様に
、薄膜トランジスタをアモルファス材料で構成する場合
、ドーピングにより局在準位密度の増大があり、トラッ
ピング確率が増加して電子移動度、正孔移動度が低下し
てしまう、さらに結晶材料と同様にイオン化したドナー
準位、アクセプタ準位の影響も大きい６そこで、これら
の問題を解決するために超格子に変調ドーピングを行な
う７例えば、Ｎ型半導体の例をとれば、通常のドーピン
グの場合は膜中にイオン化したドナーがランダムに存在
し、に記の問題が生じるが、禁制帯幅の広い薄膜にＮ型
の変調ドーピングを行なうと、イオン化したドナーとキ
ャリアの移動する部分は分離される。また、ドナー準位
から発生した電子は量子井戸の中に落ち込みキャリアと
して作用するため狭い禁制帯幅の半導体中にはドーパン
トを含まない材料を用いることができ、結晶及びアモル
ファスとも移動度の増加が期待できる。

要するに、超格子構造を用いた変調ドーピングを行なう
ことにより、これを応用した薄膜トランジスタは電流に
寄与するキャリア数が多く、かつ電流の通路にはキャリ
アの走行を妨げるイオンが存在せず、さらに井戸の中に
キャリアの閉じ込めがなされるためキャリアが拡散せず
、ドリフト移動度及び寿命のμτ積が増加し、高速動作
が可能となる。

本発明の構成によれば、さらに印加した高電界は各層に
配分されて１層当りにかかる電界が低下するので構造変
化は起こらない。また、薄膜の縦方向の伝導を利用して
いるためチャネル長を短くすることができ、高速化が可
能になる。

（実施例） 以下図面に基づいて実施例を詳細に説明する。

第１図は、本発明の一実施例を示したもので、１は基板
、２は基板１上に形成したソース電極、３は多層薄膜で
、禁制帯幅の異なる２種類の薄膜を同種の薄膜が互いに
隣合わないようにして少なくとも３層以上の多層に積層
する、この多層薄膜３は、その積層面が基板面に対して
略垂直になるように積層されており、各層の膜厚は使用
材料の格子間隔の１〜５０倍の範囲内にある。また、禁
制帯幅の広い薄膜はＰ４′型あるいはＮ１型のいずれか
の伝導型を有している。４は多層薄膜３の上部に、基板
面と略平行に形成されたドレイン電極、なお５は絶縁層
、　６ａ、　６ｂは、多層薄膜３の各層が現われている
側面に形成された絶縁層で基板面に対して略垂直に設け
られている＊　１Ｂ、７ｂは絶縁層６ａ、６ｂの外側に
それぞれ設けられたゲート電極である。

なお、上記構成において、多層薄膜３とソース電極２と
の間、多層薄膜３とドレイン電極４との間にそれぞれオ
ーミック性を得るための中間層を挿入してもよい。また
、薄膜トランジスタ形成後に、全体を覆うように、湿気
、酸化等を防止するためのパッシベーション膜を塗布・
形成してもよい。

基板１の材料としては、絶縁材料がよく、無機材料では
ガラス、セラミック、有機材料ではポリイミドなどが用
いられる。また導電性材料に絶縁処理を施したものでも
よい６ 多層薄膜３の、禁制帯幅の異なる薄膜としては。

結晶でもアモルファスでもよい。結晶の場合は格子定数
が比較的近似した材料である必要がある。

そのため組合せとして、Ｃｄ５−Ｃｕ、Ｓ、　Ｃｄ５−
ＣｄＴｅ。

Ｃｄ５−ＩｎＰ、　ＣｄＴｅ−Ｃｕ２Ｔｅ、　Ｃｄ５−
ＣｕＩｎ５．、　ＣｄＳ　−ＣｕＩｎＳｅ２．　Ｃｄ５
−Ｃｕ１ｎＴｅ、　、　Ｃｄ５−ＣｕＧａＳｅ、　、　
Ｃｕ、Ｔｅ　−ＣｄＴｅ、　Ｃｄ５ｅ−ＺｎＴｅ、　Ｃ
ｄ５−３ｉなどがよい。またアモルファスと結晶の組合
せを用い一二とによって格子定数をある程度緩和できる
。アモルファス（記号としてａ−を用いる）材料として
はａ−３ｉ　：　Ｈ（Ｆ）　。

ａ−３ｅ、　ａ−Ｇｅ　：　Ｈ（Ｆ）などがあげられ、
ＣｄＳ　−ａ−３ｉ　：　ＩＩ　。

ＣｕＩｎ５ｅ−ａ−５ｓ、　ＣｕＩｎ５ｓ−ａ−５ｉ　
：　ＩＩなどの組合せがよい。アモルファス材料どうし
の組合せとしてはａ−５ｅ−ａ−５ｉ　：　ＩＬ　ａ−
５ｉｘＣｘ−ｘ　：　Ｈ−ａ−５ｉ　：　Ｈｖａ−３ｉ
Ｊ１−、　：　ＩＩ−ａ−３ｉ　：　Ｈ，ａ−３ｉ＊０
１−ｘ　：　ｔｌ−ａ−５ｉ　：　Ｈなどがよい。

ソース電極２、ドレイン電極４としては、ＡＱ。

Ｍｏ、　ｌｊ、　Ｎｉ、　Ｃｒ、　Ａｕ、　Ａｇを用い
ることができる。

多層薄膜とゲート電極との間の絶縁層６ａ、６ｂとして
は、　ＳｉＯ□＃　Ｓｚ、　Ｎ４　ｒ　ＳｉＣｍ丁１０
２ｖ　ＴＬ　Ｎ４　ｔ　ＴＬＣ等があげられる。

ゲート電極７ａ、７ｂトしては、ＡＬ　Ｍｏｐ　Ｗ、　
Ｎ１ｐＣｒ、　ＡＵ、　Ａｇを用いることができる。

また多層薄膜３とソース電極２及びドレイン電極４との
オーミック性を得るために挿入する中間層として、多層
薄ｒＪ！Ｘ３と同組成を持ち、ドーピングにより低抵抗
化したものが使用できる。

禁制帯幅の異なる膜を多層に積層したバンドモデルを第
２図（ａ）、　（ｂ）に示す。結晶−結晶、アモルファ
ス−結晶、アモルファス−アモルファスの組合せはとも
に材料固有の伝導型を持ち、それらの伝導型はＰ型、Ｎ
型、ｉ型に分けることができ、伝導型の組合せとして、
Ｐ型−ｊ型、Ｎ型−１型などがある。この組合せ以外に
、ｉ型はＮ−型、Ｐ−型であってもよい、、Ｅｇ−ｚが
禁制帯幅の広い層、Ｅｇ−ｚがＭ側帯幅の狭い層、Ｅ、
はフェルミ−レベル、ａＪｉ膜厚と５層膜厚は同じであ
る。なお、この膜厚は異なっていてもよい。これらの図
では切れのよい井戸形ポテンシャルになっているが、ア
モルファスのように局在準位密度が大きい材料ではバン
ド端が裾を引くが、この構成でも十分な量子井戸効果を
示した。

禁制帯幅の異なる膜１層当りの膜厚は、使用する材料の
格子間隔の１〜５０倍程度、好ましくは２〜１０倍程度
とする。これは量子効果を有効に得るためド・ブロイ波
長以下にする必要があるからである。多層薄膜３の全体
の膜厚は０．１〜１０μｍ、好ましくは０．３〜２μ閣
とする。また多層薄膜とゲート電極の間の絶縁層６ａ　
、　６ｂの厚さは５００人〜１μ鷹までがよく、好まし
くは１０００〜５０００人がよい。

各電極の膜厚はｔｏｏｏ〜５０００人が好ましい。また
ソース、ドレイン間のチャネル長は１０００人〜１０μ
ｍの間がよく、好ましくは５０００人〜３μ閣の間がよ
い。チャネル幅は１〜１００μｍの間がよく、好ましく
は２〜２０μ−の間がよい。

次に、製造方法を含む具体例を示す。基板としてパイレ
ックスガラスを用い、禁制帯幅の異なる膜としてａ−９
ｉ　：　ＩＩ−ａ−３ｉ、Ｎ１−ｘ　：　）Ｉ（Ｐ）の
アモルファス半導体を用いた。ａ−３ｉ　：　Ｈが禁制
帯幅の狭い材料であり、ａ−５Ｌ、Ｎよ−８：１１が禁
制帯幅の広い材料である。ａ−５ｉ　：　Ｈは格子定数
が約４人、禁制帯幅が１　、７ｅＶのＮ−型半導体、ａ
−３ｉ、Ｎ１−０：Ｈは格子定数が約４人、禁制帯幅が
２．３ｅＶのＮ−型半導体であり。

ａ−５ｉｍＮ１−、　：　Ｈ膜にリンのドーピングを行
ないＮ９にした。これはＮ＋形−Ｎ−形の組合せである
。まず、第３図（ａ）に示したように、基板１１にエツ
チングにより孔１１ａを開け、ＳｉＯ□を堆積してブロ
ック１５を形成する。その上に、第３図（ｂ）に示すよ
うに多層薄膜１３をグロー放電分解を用いたプラズマＣ
ＶＤ法により堆積した。この多層薄膜形成方法について
は後で詳述する。次に、第３図（ｃ）のように、孔１１
ａの下部より多層薄膜１３の端部を２０人程度エツチン
グ除去し、その部分にＡｌｌを蒸着してソース電極１２
を形成する。その後第３図（ｄ）に示したように、多層
薄膜１３の各層が現われている側面に電子ビーム蒸着に
よりＳｉｎ、膜１６を形成し、その上にＡＱを蒸着して
ゲート電極１７とする。次いで、第３図（、）に示した
ように、上部及びブロック側面の多層薄膜をエツチング
除去し、最後に、第３図（ｆ）に示すように、残された
多層薄膜１３の上部に、基板面と平行なドレイン電極１
４をＡｔの蒸着により形成し、薄膜トランジスタを得た
。

多層薄膜１３の形成方法を第４図に基づいて説明する。

この装置はＡ室１１１とＢ室１１０の２室を備えている
。まず、バルブ１１８．１２１を開けてロータリポンプ
１２２．１２４によってＡ室１１１．　Ｂ室１１０を１
Ｏ−２Ｔｏｒｒの圧力にし、バルブ１１８．１２１を閉
じ、次にバルブ１２５．１１９．１２０を開けてロータ
リポンプ１２６及び拡散ポンプ１２３によってＡ室、Ｂ
室を１０−’Ｔｏｒｒの圧力にする。その後、バルブ１
１９．１２０を閉じ、試料１１６をまずＡ室１１１の高
周波電極１１２に平行に対向するようにセットし、バル
ブ１０６．１０８．２０４を開け、５ｉ１１．のボンベ
１００の元栓１０２、Ｐ１１３のボンベ２０１の元栓２
０２及びＮＨ，のボンベ１０１の元栓１０３を開け、フ
ローメータ１０４を調節してＳｉＨ，の流量を２０ｃｃ
に保ち、フローメータ１０５を調節してＮＨ３の流量を
１００記に保ち、またフローメータ２０３を調節してＰ
Ｈ，の流量を１００ｃｃに保ち、バルブ１１８を調節し
てＡ室１１１内の圧力をＩ　Ｔｏｒｒに保ち、高周波電
源１１４を２０１に調節して高周波電極１１２で放電を
起こす。ａ−５ＩＪＩ−ｘ　：　Ｈ（Ｐ）膜が基板１１
６上に２０人堆積後。

高周波電源１１４を切り、バルブ１０６．１０８．２０
４を閉じる０次に、モータ１０９を回転させ、試料をＢ
室１１０へ移動させ、高周波電極１１３に平行に対向さ
せてセットする。バルブ１０７を開けてブローメータ１
０４を２０ｃｃに調節し、バルブ１２１を調節してＢ室
１１０の圧力をＩ　Ｔｏｒｒに保ち、高周波電源１１５
を投入し２０すに調節して高周波電極１１３で放電を起
こす。

ａ−３ｉ　：　ＩＩ膜が基板１１６上に２０人堆積後、
高周波電源１１５を切り、バルブ１０７．１２１を閉じ
る０以上の操作をＡ室とＢ室交互に繰り返し、基板上に
ａ−ｓｉｘＮｘ　−＊　：　Ｈ（Ｐ　）膜とａ−３ｉ　
：　Ｈ膜とを２０人ずつ交互に堆積し、ａ−５ｌｘＮ１
−ｘ二Ｈ（Ｐ）膜を１０１層、ａ−５ｉ　：　Ｈ膜を１
００層、全体の膜厚として４０２０人を堆積した。

上記のようにして得られた薄膜トランジスタの特性を測
定した結果、ゲート電圧１５ｖ、ドレイン電圧ｔＯＶ印
加して Ｉ、＝５Ｘ１０−Ｓ（Ａ）、　　Ｉ。ｐｐ　：４　Ｘ　
１０−”　（Ａ）で、工。、／Ｉ。ｐｐ”Ｆ１０’と、
薄膜トランジスタとしては十分な特性で、かつ移動度１
　ｃｉ　／　ｖ−５６Ｃと高速特性が得られ、経時変化
のない安定なものであった。

（発明の効果） 以上説明したように、本発明によれば、禁制帯幅の異な
る薄膜層をド・ブロイ波長以下の膜厚で多層に積層する
ことにより、ヘテロ接合のキャリア閉じ込め効果が生じ
、その結果トラップ確率が低下するとともに超格子効果
によりμτ積が増加して高速動作が可能となり、また、
多層薄膜に印加された高電界は各層に配分され、１層当
りの電界が低下するので構造変化は起きない。また、薄
膜の縦方向の伝導を利用しているので、数千人のチャネ
ル長を用いることができ、移動度が低い薄膜においても
キャリアが短時間でソース・ドレイン間を移動するする
ことができるため、さらに高速動作が可能となる。そし
て、これらの相乗効果により高速、高安定な薄膜トラン
ジスタを得ることができる。

【図面の簡単な説明】

第１図は、本発明の一実施例の薄膜トランジスタの構成
図、第２図（ａ）、　（ｂ）は、多層薄膜の各種伝導型
の組合せにおけるバンドモデルを示す図、第３図は、具
体例の製造方法を示す図、第４図は。 具体例の試料作製に用いた薄膜堆積装置の構成図、第５
図（ａ）、　（ｂ）、　（ｃ）は、それぞれ従来の薄膜
トランジスタの構成図である。 １　・・・基板、　２・・・ソース電極、　３　・・・
多層薄膜、　４　・・・　ドレイン電極、　５　・・・
絶縁層、６ａ、　６ｂ・・・絶縁層、７ａ、　７ｂ・・
・ゲート電極。 第１図 （ａ）　　　　　　　　　　　　　（ｂ）（Ｃ） ご　　　　　　１ （ａ） （ｂ） 第３図 （ｏ）　　　　　　　　（ｂ）　　　　　　　　忙）（
ｄ）　　　　　　　　　（ｅ）　　　　　　　　　（ｆ
）第４図

Claims (3)

【特許請求の範囲】
1. （１）基体上に、ソース電極とドレイン電極のいずれか
   一方を設け、その上に、前記基体の面に対して積層面が
   略垂直になるように、禁制帯幅の異なる２種類の薄膜を
   同種の薄膜が互いに隣合わないようにして少なくとも３
   層以上の多層に積層し、かつ各薄膜の膜厚を使用材料の
   格子間隔の１〜５０倍の範囲内にするとともに禁制帯幅
   の広い薄膜をＰ＾＋又はＮ＾＋の伝導型とし、その上部
   に、前記基体の面に対して略平行になるように、ソース
   電極とドレイン電極のいずれか他方を設け、前記多層薄
   膜の各層が現われている側面に、絶縁層を介してゲート
   電極を設けてなることを特徴とする薄膜トランジスタ。
2. （２）前記多層薄膜の少なくとも１種が、水素原子、重
   水素原子、ハロゲン原子の少なくとも１種を含むアモル
   ファスシリコンであることを特徴とする特許請求の範囲
   第（１）項記載の薄膜トランジスタ。
3. （３）前記多層薄膜とソース電極間、多層薄膜とドレイ
   ン電極間に、前記多層薄膜及び電極とオーミック特性を
   示す中間層を設けることを特徴とする特許請求の範囲第
   （１）項記載の薄膜トランジスタ。