JPS6233473A - 薄膜トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、薄膜トランジスタに関するものである。

（従来の技術及びその問題点） 第５図（ａ）　、　（ｂ）　、　（ｃ）は、従来一般に
知られた薄膜１−ランジスタ（ＴＰＴ）を示したもので
、（ａ）は再結晶化シリコン、ポリシリコンを、（ｂ）
はアモルファスシリコンを、また（ｃ）はＣｄＳｅをそ
れぞれ主材料として構成されている。しかし、これらの
薄膜１−ランジスタには、それぞれ次のような問題点が
ある。

（ａ）再結晶化シリコン、ポリシリコンＴＰＴこの材料
で作製する場合は、ます、低温（４００℃以下）での成
膜が難しい。そのため、単結晶シリコン又は石英のよう
な耐熱性の材料からなる高価な基板が必要となる。また
単結晶と同様な構造欠陥の少ないシリコン膜を作る必要
があるが、多数の薄膜トランジスタを同時に作製するた
めに広い面積に成膜しようとすると、電気特性に影響を
与えるようなひずみや欠陥が多く発生してしまう。従っ
て６インチウェハー程度のものしか作製できないのが現
状であり、ＴＰＴ１個当りのコストが高い。

（ｂ）アモルファスシリコンＴＰＴ アモルファスシリコンは低温成膜、大面積の成膜が可能
で、太陽電池、センサ等に多く応用されている。しかし
薄膜トランジスタとした場合、アモルファスシリコンは
移動度が小さいため、第５図（ｂ）のような構成では高
速応答が難しい。さらに、キャリアがソースからドレイ
ンに移動する際に拡散してしまい、Ｉ−ラップ確率が増
加し特性が経時変化する。また高電界が印加された際、
電極界面及び薄膜中で構造変化が起き、特性が変化して
しまう。

（ｃ）　ＣｄＳｅ　Ｔ　Ｆ　Ｔ ＣｄＳｅは低温成膜、大面積の成膜が可能であるが、製
法上ＣｄとＳｅが分離し易く、さらに酸素と非常に反応
し易いため、プロセス制御が難しい。

また、移動度が小さく、トラップが多いため高速応答、
安定性が問題とされている。

本発明は、上記従来技術の問題点を解消し、高速で、高
安定な簿膜トランジスタを提供するものである。

（問題点を゛解決するための手段） 上記問題点を解決するために、基体上にソース電極又は
ドレイン電極を設け、その上に、基体の面に対して積層
面が略垂直になるように、禁制帯幅の異なる少なくとも
２種類以上の薄膜を同種の薄膜が互いに隣合わないよう
にして少なくとも３層以上の多層に積層し、その上部に
、基体の面に対して略平行になるようにドレイン電極又
はソース電極を設け、多層薄膜の各層が現われている側
面に、多層薄膜中で最も狭い禁制帯幅の薄膜と同程度の
格子定数を有しかつその薄膜の伝導型と異なる伝導型を
有する薄膜層を介してゲート電極を設ける。

（作　用） 禁制帯幅の異なる薄膜層を多層に積層することによりペ
テロ接合のポテンシャル井戸が形成され、その結果キャ
リアは禁制帯幅の狭い層の中を電界に引かれて伝導し、
隣接層方向への拡散がない。

このとき、キャリアの寿命をτ、ドリフト移動度をμと
すると、μτ積が応答速度の重要な因子となるが、前記
作用はτを増加させることになり、高速応答が可能にな
る。また印加した高電界は各層に配分されて１層当りに
かかる電界が低下するので高電界による構造変化や結晶
化等はは起こらない。さらに、薄膜の縦方向の伝導を利
用しているためチャネル長を短くすることができ、より
高速化が可能になる。

（実施例） 以下図面に基づいて実施例を詳細に説明する。

第１図は、本発明の一実施例を示したもので、１は基板
、２は基板１上に形成したソース電極、３は多層薄膜で
、禁制帯幅の異なる少なくとも２種類以上の薄膜を同種
の薄膜が互いに隣合わないようにして少なくとも３層以
上の多層に積層する（本実施例ではａ層、ｂ層、ａ層の
２種類３層からなっている）。この多層薄膜３は、その
積層面が基板面に対して略垂直になるように積層されて
いる。４は多層薄膜３の上部に、基板面と略平行に形成
されたドレイン電極、なお５は絶縁層、６ａ。

６ｂは、多層薄膜３中で最も狭い禁制帯幅の薄膜と同糊
度の格子定数を有しかつその薄膜の伝導型と異なる伝導
型を有する薄膜層で、多層薄膜３の各層が現われている
側面に、基板面に対して略垂直に設けられている。７ａ
、７ｂは薄膜層６ａ、６ｂの外側にそれぞれ設けられた
ゲート電極である。

なお、上記構成において、多層薄膜３とソース電極２と
の間、多層薄膜３とドレイン電極４との間にそれぞれオ
ーミック性を得るための中間層を挿入してもよい。また
、薄膜トランジスタ形成後に、全体を覆うように、湿気
、酸化等を防止するためのパッシベーション膜を塗布・
形成してもよい。

基板１の材料としては、絶縁材料がよく、無機材料では
ガラス、セラミック、有機材料ではポリイミドなどが用
いられる。また導電性材料に絶縁処理を施したものでも
よい。

多層薄膜３の、禁制帯幅の異なる薄膜としては、結晶で
もアモルファスでもよい。結晶の場合は格子定数が比較
的近似した材料である必要がある。

そのため組合せとして、Ｃｄ５−Ｃｕ２Ｓ、　Ｃｄ５−
ＣｄＴｅ。

Ｃｄ５−ＩｎＰ、　ＣｄＴｅ−Ｃｕ２Ｔｅ、　Ｃｄ５−
ＣｕＩｎＳ２．　ＣｄＳ　−ＣｕＩｎＳｅ２＋　Ｃｄ５
−ＣｕＩｎＴｅ２．　Ｃｄ５−ＣｕＧａＳｅ２．　Ｃｕ
２Ｔｅ　−ＣｄＴｅ、　Ｃｄ５ｅ−ＺｎＴｅ、　Ｃｄ５
−５ｉなどがよい。またアモルファスと結晶の組合せを
用いることによって格子定数をある程度緩和できる。ア
モルファス（記号としてａ−を用いる）材料としてはａ
−３ｉ　：　ＩＩ（Ｆ）　。

ａ−５ｅ、　ａ−Ｇｅ　：　Ｉｔ（Ｆ）などがあげられ
−ＣｄＳ　　ｔｒ−Ｓヨ：　ＩＩ　＋ＣｕＩｎ５ｅ−ａ
−５ｅ、　ＣｕＩｎ５ｅ−ａ−３ｉ　：　ＩＩなどの組
合せがよい。アモルファス材料どうしの組合せとしては
ａ−３ｅ−ａ−５ｉ　：　ＩＩ、ａ−５ｉ＊Ｃ，−ｘ　
：　ＩＩ−ａ−５ｉ　：　ＩＩ。

ａ−３，ＬｘＮｌ−、：１ｌ−ａ−３ｊ、：ＩＩ、ａ−
５ｉｘＯ，−ｍ：Ｉｆ−ａ−５ｉ：Ｈなどがよい。

ソース電極２、ドレイン電極４としては、Ａｇ。

Ｍｏ、す、　Ｎｉ、　Ｃｒ、　Ａｕ、　Ａｇを用いるこ
とができる。

多層簿膜とゲート電極との間の薄膜層６ａ、６ｂとして
は、例えば多層薄膜３中で最も狭い禁制帯幅の簿膜とし
てａ−３ｉ　：　ＩＩを例にとれば、この薄膜自体はＮ
−型の伝導型を有しているため、ＢをドープしてＰ′″
型のａ−５ｉ　：　Ｉｔ（８）を用いることができる。

このように、この部分の薄膜層は、多層薄膜中で最も狭
い禁制帯幅の薄膜自体の持っている伝導型にドーピング
を施して異なる伝導型にして用いてもよい。

グー１〜電（ｉ７ａ、７ｂとしては、八（１，Ｍｏ、　
ＩＪ、　Ｎｉ。

Ｃｒ、　Ａｕ、　Ａｇを用いることができる。

また多層薄膜３とソース電極２及びドレイン電極４との
オーミック性を得るために挿入する中間層として、多層
薄ＴＩ！Ａ３と同組成を持ち、ドーピングにより低抵抗
化したものが使用できる。

禁制帯幅の異なる膜を多層に積層したバンドモデルを第
２図に示す。結晶−結晶、アモルファス−結晶、アモル
ファス−アモルファスの組合せはともに材料固有の伝導
型を持ち、それらの伝導型はＰ型、Ｎ型、ｊ型に分ける
ことができ、伝導型の組合せとして、Ｐ型−Ｎ型、Ｐ型
−１型、Ｎ型−Ｐ型。

Ｎ型−ｊ型、ｊ型−ｊ型などがあり、各バンドモデルを
第２図（ａ）〜（ｅ）にそれぞれ示す。この組合せ以外
に、Ｐ型−Ｐ型、Ｎ型−Ｎ型があってもよい。Ｅし、が
禁制帯幅の広い層、Ｅｇ−ｚが禁制帯幅の狭い層、Ｅｌ
はフェルミ−レベル、８層膜厚と５層膜厚は同じである
。

禁制帯幅の異なる膜１層当りの膜厚は１００〜１０００
０人とし、多層薄膜３の全体の膜厚は０．１〜１０μｍ
、好ましくは０．３〜２μ作とする。また多層薄膜とゲ
ート電極の間の薄膜層６ａ、６ｂの厚さは５００人〜１
μｍまでがよく、好ましくは１０００〜５０００人がよ
い。各電極の膜厚は１０００〜５ｏｏｏ人が好ましい。

また、ソース、ドレイン間のチャネル長は１０００人〜
１０μｍの間がよく、好ましくは５０００人〜３μｍの
間がよい。チャネル幅は１〜１００μ圃の間がよく、好
ましくは２〜２０μｍの間がよい。

次に、製造方法を含む具体例を示す。基板としてパイレ
ックスガラスを用い、禁制帯幅の異なる膜としてａ−３
ｉ　：　ＩＩ−ａ−３ｉＪ、−１ｌ：　ｌｌのアモルフ
ァス半導体を用いた。ａ−３ｉ　：　Ｈが禁制帯幅の狭
い材料であり、ａ−５Ｌ、Ｎよ−、＝１１が禁制帯幅の
広い材料である。ａ−５ｘ　：　Ｈは格子定数が約４人
、禁制帯幅が１．７ｅＶのＮ型半導体、ａ−５ｉＪ、−
ｘ　：　Ｉｔは格子定数が約４人、禁制帯幅が２．３ｅ
ＶのＮ型半導体で、Ｎ型−Ｎ型の組合せである。まず、
第３図（、）に示したように、基板１１にエツチングに
より孔１１ａを開け、　５ｉｎ２を堆積してブロック１
５を形成する。その上に、第３図（ｂ）に示すように多
ＷＪ薄膜１３をグロー放電分解を用いたプラズマＣＶＤ
法により堆積した。この多層薄膜形成方法については後
で詳述する。次に、第３図（ｃ）のように、孔１１ａの
下部より多層薄膜１３の端部を２０人程度エツチング除
去し、その部分に１１を蒸着してソース電極１２を形成
する。その後第３図（ｄ）に示したように、多層薄膜１
３の各層が現われている側面にグロー放電分解法により
Ｂをドーピングしたａ−５ｉ　：　ｌ＋（Ｂ）膜１６を
形成し、その上にＡＱを蒸着してグー１−電極１７とす
る。次いで、第３図（ｅ）に示したように、上部及びブ
ロック側面の多層薄膜をエッチンク除去し、最後に、第
３図（ｆ）に示すように、残された多層薄膜１３の上部
に、基板面と平行なドレイン電極１４をＡＱの蒸着によ
り形成し、薄膜１〜ランジスタを得た。

多層薄膜１３の形成方法を第４図に基づいて説明する。

この装置はＡ室】１１とＢ室】】０の２室を備えている
。まず、バルブ１１．８．１２］を開けてロータリポン
プ１２２．１２４によってＡ室１１．１．Ｂ室１１０を
１Ｏ−２Ｔｏｒｒの圧力にし、バルブ１１８．１２１を
閉じ、次にバルブ１２５．１１９．１．２０を開けてロ
ータリポンプ１２６及び拡散ポンプ１２３によってＡ室
、Ｂ室を１０−’Ｔｏｒｒの圧力にする。その後、バル
ブ１１９．１２０を閉じ、試料１１６をまずＡ室１１１
の高周波電極１１２に平行に対向するようにセラ１〜し
、バルブ１０６．１．０８を開け、Ｓ」ｌ１４のボンベ
１００の元栓１０２及びＮＨ３のボンベ１０１の元栓１
０３を開け、フローメータ１０４を調節してＳｉＨ４の
流量を２０ｃｃに保ち、またフローメータ１．０５を調
節してＮｉ＋、の流量を１．００　ｃｃに保ち、バルブ
１１８を調節してＡ室１１］内の圧力をＩ　Ｔｏｒｒに
保ち、高周波電源１１／Ｉを２０１ｕに調節して高周波
電極１１２で放電を起こす。ａ−５ｉ□Ｎ１−、　：　
Ｉ＋膜が基板１１６上に１．００人堆積後、高周波電源
１１４を切り、バルブ１０６．１０８を閉じる。次に、
モータ１０９を回転させ、試料をＢ室１１０へ移動させ
、高周波＠極１１３に平行に対向させてセットする。バ
ルブ１０７を開けてフローメータ１０４を２０閃に調節
し、バルブ１２１を調節してＢ室１１０の圧力を１　丁
ｏｒｒに保ち、高周波電源１１．５を投入し２０すに調
節して高周波電極１］３で放電を起こす。

ａ−３ｉ　：　Ｈ膜が基板１１．６上に１００人堆積後
、高周波電源１１５を切り、バルブ１０７．１２１を閉
じる。以上の操作をＡ室とＢ室交互に繰り返し、基板上
にａ−５ｌｘＮ１−ｗ　：　Ｈ膜とａ−５ｉ　：　Ｉｔ
膜とを１００人ずつ交互に堆積し、ａ−３ｉ、Ｎ、−１
：　Ｉｔ膜を２１層、ａ−５ｉ　：　ＩＩ膜を２０層、
全体の膜厚として４１００人を堆積した。

上記のようにして得られた薄膜トランジスタの特性を測
定した結果、ゲート電圧１５ｖ、ドレイン電圧１５Ｖ印
加して ＩＯ，ｔ＝ｆ３Ｘ１０−６（Ａ）、　　ｌ０ＦＦ＝２Ｘ
１０−１０（Ａ）で、工。Ｎ／Ｉ。ｐＦ＃ＩＯ’と、薄
膜トランジスタとしては十分な特性でかつ高速特性が得
られ、経時変化のない安定なものであった。

（発明の効果） 以上説明したように、本発明によれば、禁制帯幅の異な
る薄膜層を多層に積層することにより、ペテロ接合のキ
ャリア閉じ込め効果が生じ、その結果１−ラップ確率が
低下し、高速応答が可能になる。また、多層薄膜に印加
された高電界は各層に配分され、１層当りの電界が低下
するので構造変化が起きるのを防止することができる。

また、薄膜の縦方向の伝導を利用しており、薄膜を上部
から徐々にエツチングして薄くすることが容易であるか
ら、数千人のチャネル長を用いることが可能となり、移
動度が低い薄膜においてもキャリアが短時間でソース・
ドレイン間を移動するすることができるため、より高速
動作が可能となる。以上の相乗効果により高速、高安定
な薄膜トランジスタを得ることができる。

【図面の簡単な説明】

第１図は、本発明の一実施例の薄膜トランジスタの構成
図、第２図（ａ）〜（ｅ）は、多層薄膜の各種伝導型の
組合せにおけるバンドモデルを示す図、第３図は、具体
例の製造方法を示す図、第４図は、具体例の試料作製に
用いた薄膜堆積装置の構成図、第５図（ａ）、　（ｂ）
、　（ｃ）は、それぞれ従来の薄膜トランジスタの構成
図である。 １　・・・基板、　２　・・・　ソース電極、　３　・
・・多層薄膜、　４　・・・　ドレイン電極、　５　・
・・絶縁層、６ａ、６ｂ・・・薄膜層、７ａ、７ｂ・・
・ゲー１へ電極。 特許出願人　　株式会社　　リ　　コ　　−リコ一応用
電子研究所株式会社 第１図 （ａ）　　　　（ｂ） （ｃ） 第２図 （ａ）　　　　　　　　　　　　　　（ｂ）（ｃ）　　
　　　　　　　　　　　（ｄ）（ｅ） （山毒Ｍ？） 第 （ａ）　　　　　　　　　（ｂ） （ｄ）　　　　　　　　　（ｅ） （ｃ） （ｆ）

Claims (3)

【特許請求の範囲】
1. （１）基体上に、ソース電極とドレイン電極のいずれか
   一方を設け、その上に、前記基体の面に対して積層面が
   略垂直になるように、禁制帯幅の異なる少なくとも２種
   類以上の薄膜を同種の薄膜が互いに隣合わないようにし
   て少なくとも３層以上の多層に積層し、その上部に、前
   記基体の面に対して略平行になるように、ソース電極と
   ドレイン電極のいずれか他方を設け、前記多層薄膜の各
   層が現われている側面に、前記多層薄膜中で最も狭い禁
   制帯幅の薄膜と同程度の格子定数を有しかつその薄膜の
   伝導型と異なる伝導型を有する薄膜層を介してゲート電
   極を設けてなることを特徴とする薄膜トランジスタ。
2. （２）前記多層薄膜の少なくとも１種が、水素原子、重
   水素原子、ハロゲン原子の少なくとも１種を含むアモル
   ファスシリコンであることを特徴とする特許請求の範囲
   第（１）項記載の薄膜トランジスタ。
3. （３）前記多層薄膜とソース電極間、多層薄膜とドレイ
   ン電極間に、前記多層薄膜及び電極材とオーミック特性
   を示す中間層を設けることを特徴とする特許請求の範囲
   第（１）項記載の薄膜トランジスタ。