JPS6232813B2 - - Google Patents

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JPS6232813B2
JPS6232813B2 JP54065068A JP6506879A JPS6232813B2 JP S6232813 B2 JPS6232813 B2 JP S6232813B2 JP 54065068 A JP54065068 A JP 54065068A JP 6506879 A JP6506879 A JP 6506879A JP S6232813 B2 JPS6232813 B2 JP S6232813B2
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JP
Japan
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error
memory
parity
cpu
parity bit
Prior art date
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Expired
Application number
JP54065068A
Other languages
Japanese (ja)
Other versions
JPS55157042A (en
Inventor
Kazuhiro Iwata
Noboru Yamaguchi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
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Filing date
Publication date
Application filed by Tokyo Shibaura Electric Co Ltd filed Critical Tokyo Shibaura Electric Co Ltd
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Publication of JPS55157042A publication Critical patent/JPS55157042A/en
Publication of JPS6232813B2 publication Critical patent/JPS6232813B2/ja
Granted legal-status Critical Current

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Description

【発明の詳細な説明】 本発明は情報処理装置の改良に係わり、特にエ
ラー訂正コード付メモリに対し、メモリコントロ
ーラとCPU間のインタフエイスがパリテイチエ
ツク方式であつても、メモリから読出したリード
データにエラーがあれば、これを簡便に検知でき
るようにするものである。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to the improvement of information processing devices, and particularly to memory with error correction codes, even if the interface between the memory controller and the CPU is a parity check method, read data from the memory If there is an error in the data, it can be easily detected.

従来、第1図に示すようにメモリ装置の書込み
サイクルでは本体例えばCPU1においてライト
データにパリテイビツトが生成付加され、メモリ
コントローラ2によつてメモリ3には前記データ
およびパリテイビツトがそのまま書込まれてい
た。また読出しサイクルでは、メモリ3から読出
したリードデータおよびパリテイビツトをメモリ
コントローラ2を介してCPU1へ送り、CPU1
にてパリテイチエツクを行なつていた。上記した
従来のCPU1−メモリ3のインタフエイスを持
つ情報処理装置では、パリテイエラーが検出され
てもそれがインタクフエイス上のエラーかメモリ
素子のエラーかを区別することができず、エラー
分離に困難があつた。
Conventionally, as shown in FIG. 1, in the write cycle of a memory device, a parity bit is generated and added to the write data in the main body, for example, a CPU 1, and the data and parity bit are written into the memory 3 by the memory controller 2 as they are. Also, in the read cycle, the read data and parity bits read from the memory 3 are sent to the CPU 1 via the memory controller 2.
A parity check was being carried out at In the above-mentioned conventional information processing device having the CPU 1-memory 3 interface, even if a parity error is detected, it is not possible to distinguish whether it is an error on the interface or an error in the memory element, and error isolation is required. There were difficulties.

またインタフエイスはそのままで、メモリ部分
の信頼性向上、エラー検出率向上のためにエラー
訂正コード方式を付加する場合には、例えばその
ままデータよりチエツクビツトを生成し書込むと
たとえパリテイエラーがあつても見掛上正しいデ
ータが書かれてしまい、エラーが消えてしまうと
いう欠点があつた。
In addition, when adding an error correction code method to improve reliability and error detection rate of the memory part while leaving the interface as is, for example, if check bits are generated and written from the data as is, even if a parity error occurs. However, the problem was that apparently correct data was written, and the error disappeared.

本発明の目的は上記のような事情に鑑みてなさ
れたのであつて、エラー訂正コード付メモリに対
してメモリコントローラとCPU間のインタフエ
イスがパリテイチエツク方式であつても、前記メ
モリから読出したリードデータにエラーがあれ
ば、これを簡便に検知できるようパリテイビツト
を形成するようにした情報処理装置を提供する。
The object of the present invention has been made in view of the above-mentioned circumstances.Even if the interface between the memory controller and the CPU for the memory with an error correction code is a parity check method, it is possible to read data from the memory. To provide an information processing device that forms a parity bit so that if there is an error in read data, it can be easily detected.

以下、本発明の詳細を図面によつて説明する
と、第2図は、その一実施例の基本的回路を示し
ており、5は本体例えばCPU、6はメモリコン
トローラ、7はメモリ部分である。そしてCPU
5とメモリコントローラ6間はパリテイチエツク
方式のインタフエースで、メモリコントローラ6
とメモリ7間はエラー訂正方式のインタフエイス
である。なお、メモリコントローラ6にはエラー
訂正機能を有し、CPU6からのライトデータお
よびパリテイビツトからチエツクビツトを生成し
てメモリ7へ書込む。例えばライトデータおよび
パリテイビツトからエラーが検出されるとアンコ
レクタブルエラーコードをメモリ7へ書込む。従
つてメモリ7はエラー訂正コード付のメモリであ
る。図に示したインタフエイス信号はデータ、パ
リテイビツトおよびチエツトビツトのみを記し、
他の例えばアドレス等の信号は本発明には関係が
ないので省略した。
The details of the present invention will be explained below with reference to the drawings. FIG. 2 shows a basic circuit of one embodiment thereof, in which 5 is a main body, for example, a CPU, 6 is a memory controller, and 7 is a memory portion. and CPU
5 and memory controller 6 is a parity check interface.
The interface between the memory 7 and the memory 7 is an error correction type interface. The memory controller 6 has an error correction function, generates a check bit from the write data from the CPU 6 and the parity bit, and writes it into the memory 7. For example, when an error is detected from the write data and parity bit, an uncorrectable error code is written to the memory 7. Therefore, the memory 7 is a memory with an error correction code. The interface signals shown in the figure include only data, parity bits, and check bits.
Other signals such as addresses are omitted because they are not relevant to the present invention.

第3図は上記のメモリコントローラの本発明に
係る部分の詳細を示す。同において11はエラー
チエツク・コレクシヨン回路、12はパリテイ生
成器、13はパリテイビツト変換器、14はメモ
リからのリードデータ(データおよびチエツビツ
ト)、15は回路11を経た出力データ、16は
パリテイ生成器12で作成されたパリテイビツ
ト、17はエラーチエツク・コレクシヨン回路か
らのアンコレクタブルエラー信号、18は変換後
のパリテイビツトであり、このパリテイビツト1
8と上記出力データ15とはメモリコトローラ6
とCPU5間のインタフエイス信号である。
FIG. 3 shows details of the portion of the above memory controller according to the present invention. 11 is an error check/correction circuit, 12 is a parity generator, 13 is a parity bit converter, 14 is read data (data and check bits) from the memory, 15 is output data via the circuit 11, and 16 is a parity generator 12. 17 is the uncorrectable error signal from the error check and correction circuit, 18 is the parity bit after conversion, and this parity bit 1
8 and the above output data 15 are the memory controller 6.
This is an interface signal between the CPU 5 and the CPU 5.

上記のように構成された本発明の情報処理装置
の動作について説明する。
The operation of the information processing apparatus of the present invention configured as described above will be explained.

CPU5とメモリコントロール6との間のイン
タフエイスがパリテイチエツク方式となつている
ため、パリテイ生成器12よつてリードデータよ
りパリテイビツトが生成される。この時、エラー
チエツク・コレクシヨン回路11によりリードデ
ータをチエツクし、ノーエラーまたはシングルエ
ラー時は前記パリテイ生成器12から正しいパリ
テイビツトをパリテイビツト変換器13を介して
CPU5へ送る。しかし、エラーチエツク・コレ
クシヨン回路11においてアンコレクタブルエラ
ーが検出されたならばアンコレクタブルエラー信
号をパリテイビツト変換器13へ出力する。前記
変換器13はアンコレクタブルエラー信号17を
検出した時パリテイ生成器12からのパリテイビ
ツト16を正しくないパリテイビツトに変換して
CPU5へ送る。上記のように出力データ15に
対するパリテイビツト18をCPU5へ転送すれ
ば、CPU5においてパリテイチエツクを行なつ
た時、前記アンコレクタブルエラーが発生してい
る場合にはパリテイエラーとして検出することが
できる。
Since the interface between the CPU 5 and the memory controller 6 is of a parity check type, a parity bit is generated from the read data by the parity generator 12. At this time, the read data is checked by the error check/correction circuit 11, and if there is no error or a single error, the correct parity bit is sent from the parity generator 12 via the parity bit converter 13.
Send to CPU5. However, if an uncorrectable error is detected in the error check/correction circuit 11, an uncorrectable error signal is output to the parity bit converter 13. When the converter 13 detects an uncorrectable error signal 17, it converts the parity bit 16 from the parity generator 12 into an incorrect parity bit.
Send to CPU5. If the parity bit 18 for the output data 15 is transferred to the CPU 5 as described above, when the CPU 5 performs a parity check, if an uncorrectable error occurs, it can be detected as a parity error.

以上の説明から明らかなように本発明によれ
ば、メモリコントローラ6とCPU5間のインタ
フエイスがメモリ7とメモリコントローラ6間の
インタフエースと異なるパリテイチエツク方式で
あつても、メモリ7からのリードデータにエラー
があることをパリテイビツトによりCPU5へ知
らせることが可能となる。従つて特別なエラー報
知機能を必要とせず、メモリコントローラ6と
CPU5間のインタフエースを形成することがで
きる利点を有する。なお、上記の実施例ではアン
コレクタブルエラーに対してパリテイビツトを交
換したが、出力データを変換して、CPUでパリ
テイエラーを発生するようにしても、同様の効果
が得られる。
As is clear from the above description, according to the present invention, even if the interface between the memory controller 6 and the CPU 5 uses a parity check method different from that of the interface between the memory 7 and the memory controller 6, the read from the memory 7 The parity bit allows the CPU 5 to be notified that there is an error in the data. Therefore, there is no need for a special error notification function, and the memory controller 6 and
It has the advantage of being able to form an interface between the CPUs 5. In the above embodiment, parity bits are exchanged for uncorrectable errors, but the same effect can be obtained by converting output data and generating parity errors in the CPU.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図および第2図は従来および本発明の情報
処理装置の基本的回路図で第3図は第2図のメモ
リコントロールの本発明に係る部分の詳細回路図
である。 11……エラーチエツク・コレクシヨン回路、
12……パリテイ生成器、13……パリテイビツ
ト変換器、14……リードデータ、15……出力
データ、17……アンコレクタブルエラー信号、
18……パリテイビツト信号。
1 and 2 are basic circuit diagrams of the conventional information processing apparatus and the present invention, and FIG. 3 is a detailed circuit diagram of a portion of the memory control shown in FIG. 2 according to the present invention. 11...Error check/correction circuit,
12... Parity generator, 13... Parity bit converter, 14... Read data, 15... Output data, 17... Uncorrectable error signal,
18... Parity bit signal.

Claims (1)

【特許請求の範囲】[Claims] 1 エラー訂正コード付メモリと、このメモリか
ら読出したリードデータよりアンコレクダブルエ
ラーを検出してエラー信号を出すエラーチエツ
ク・コレクシヨン回路と、前記リードデータより
パリテイビツトを生成するパリテイ生成器と、上
記アンコレクダブルエラー信号の発生時に上記パ
リテイビツトをアンコレクダブルエラーとなるパ
リテイビツトに変換する変換回路とを具備して成
ることを特徴とする情報処理装置。
1 A memory with an error correction code, an error check/correction circuit that detects an uncorrectable error from read data read from the memory and outputs an error signal, a parity generator that generates parity bits from the read data, and the above-mentioned amplifier. An information processing device comprising: a conversion circuit that converts the parity bit into a parity bit that becomes an uncorrectable error when a correctable error signal is generated.
JP6506879A 1979-05-28 1979-05-28 Information processor Granted JPS55157042A (en)

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JPS55157042A JPS55157042A (en) 1980-12-06
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Publication number Priority date Publication date Assignee Title
JPH05187728A (en) * 1991-06-24 1993-07-27 Baltimore Aircoil Co Inc Method and device for controlling head pressure of air-conditioning or refrigeration system

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