JPS6261974B2 - - Google Patents

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Publication number
JPS6261974B2
JPS6261974B2 JP55163019A JP16301980A JPS6261974B2 JP S6261974 B2 JPS6261974 B2 JP S6261974B2 JP 55163019 A JP55163019 A JP 55163019A JP 16301980 A JP16301980 A JP 16301980A JP S6261974 B2 JPS6261974 B2 JP S6261974B2
Authority
JP
Japan
Prior art keywords
microprogram
control memory
error
control
bit error
Prior art date
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Expired
Application number
JP55163019A
Other languages
Japanese (ja)
Other versions
JPS5786958A (en
Inventor
Mitsuyuki Maruyama
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP55163019A priority Critical patent/JPS5786958A/en
Publication of JPS5786958A publication Critical patent/JPS5786958A/en
Publication of JPS6261974B2 publication Critical patent/JPS6261974B2/ja
Granted legal-status Critical Current

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Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/36Preventing errors by testing or debugging software

Description

【発明の詳細な説明】 本発明は制御記憶ヒストリ方法に関し、特に制
御用メモリに記入されているマイクロプログラム
が使用されたか否かというヒストリを調査する制
御記憶ヒストリ方法に関するものである。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a control memory history method, and more particularly to a control memory history method for checking the history of whether or not a microprogram written in a control memory has been used.

制御用メモリにはマイクロプログラムが格納さ
れており、データ処理装置はその動作の遂行に際
してこのマイクロプログラムにもとづき各種の制
御動作を行なつている。そしてこのマイクロプロ
グラムは多くの種類のマクロ命令に対応して存在
するので、これまた多くの種類のマイクロプログ
ラムが存在し、しかもマイクロプログラムは多数
のステツプにより構成され、あるいは条件により
分岐されており、その分岐先でもこれまた多数の
ステツプにより構成されている。したがつて制御
用メモリの内に何等かの理由により使用されない
マイクロプログラムが記入されているような場合
には、その制御メモリは有効的に利用されていな
いことになる。また制御メモリに使用されないマ
イクロプログラムが存在する場合にはその部分が
正しく動作したという実績がないことになりその
部分にプログラムミスの存在する可能性が高い。
したがつて制御メモリに記入されたマイクロプロ
グラムが使用されているか否かということをチエ
ツクすることが要望されているものの、従来はこ
れを簡単な手段で行なうことができなかつた。そ
れ故、簡単な手段で制御メモリ内のマイクロプロ
グラムが使用されたか否かを検出することが非常
に要望されている。
A microprogram is stored in the control memory, and the data processing device performs various control operations based on this microprogram when performing its operations. Since these microprograms exist corresponding to many types of macro instructions, there are also many types of microprograms, and each microprogram is composed of many steps or branches depending on conditions. The branch destination also consists of a large number of steps. Therefore, if a microprogram that is not used for some reason is written in the control memory, that control memory is not being used effectively. Furthermore, if there is a microprogram that is not used in the control memory, there is no track record that that part has operated correctly, and there is a high possibility that a program error will exist in that part.
Therefore, although it is desired to check whether the microprogram written in the control memory is being used, it has not been possible to do this by simple means in the past. Therefore, it is highly desirable to detect by simple means whether a microprogram in a control memory has been used.

したがつて本発明は、簡単な手段により制御メ
モリ内のマイクロプログラムが使用されたか否か
を検出するようにした制御記憶ヒストリ方法の提
供を目的とするものであつて、このために本発明
の制御記憶ヒストリ方法では、制御用メモリに記
入されているマイクロプログラムの使用状態を検
出する制御記憶ヒストリ方法において、制御用メ
モリに記入されているマイクロプログラムの使用
状態を検出する制御記憶ヒストリ方法において、
制御用メモリに入力するマイクロプログラムに1
ビツトエラーを生じさせる1ビツトエラー発生手
段と、制御用メモリに記入されているマイクロプ
ログラムを読出す読出手段と、該制御用メモリか
ら読出されたマイクロプログラムに1ビツトエラ
ーが存在したときこれを検出し修正するエラー検
出・修正手段と、該エラー検出・修正手段により
検出されたエラーの存在したマイクロプログラム
のアドレスを検出するヒストリ検出手段を設け、
テスト用の制御に際して読出されたマイクロプロ
グラムのエラーの有無の状態を読出し前と逆にし
て再び制御用メモリに書込み、テトス終了後に上
記制御用メモリに格納されたマイクロプログラム
を読出しエラーの存在するアドレスを検出するこ
とにより上記マイクロプログラムの使用の有無を
判別するようにしたことを特徴とする。
SUMMARY OF THE INVENTION It is therefore an object of the present invention to provide a control memory history method that detects by simple means whether or not a microprogram in a control memory has been used. The control memory history method detects the usage status of the microprogram written in the control memory.
1 in the microprogram input to the control memory
1-bit error generating means for generating a bit error; reading means for reading a microprogram written in a control memory; and detecting and correcting a 1-bit error when it exists in the microprogram read from the control memory. Provided with an error detection/correction means and a history detection means for detecting the address of the microprogram where the error detected by the error detection/correction means existed,
The error status of the microprogram read during test control is reversed and written to the control memory again, and after the test is finished, the microprogram stored in the control memory is read and the address where the error exists. The present invention is characterized in that it is determined whether or not the microprogram is used by detecting the above.

以下本発明の一実施例を第1図にもとづき説明
する。
An embodiment of the present invention will be described below with reference to FIG.

第1図は本発明の一実施例構成を示し、1は制
御用メモリ、2はアドレス・レジスタ、3は制御
用メモリの出力レジスタ、4はエラー検出・修正
回路、5は制御レジスタ、6はヒストリ検出部で
ある。
FIG. 1 shows the configuration of an embodiment of the present invention, in which 1 is a control memory, 2 is an address register, 3 is an output register of the control memory, 4 is an error detection/correction circuit, 5 is a control register, and 6 is a control memory. This is a history detection section.

制御用メモリ1は図示省略したプロセツサを制
御するためのマイクロプログラムが記入されてい
るメモリであり、例えば書替え可能のランダム・
アクセス・メモリで構成されている。この制御用
メモリ1はマイクロプログラム記入部1−0とそ
のエラーチエツク用のECCコード(SECDED)
が記入される修正コード記入部1−1により構成
されている。
The control memory 1 is a memory in which a microprogram for controlling a processor (not shown) is written, for example, a rewritable random program.
Consists of access memory. This control memory 1 contains a microprogram entry section 1-0 and an ECC code (SECDED) for error checking.
The correction code entry section 1-1 includes a correction code entry section 1-1 in which a code is entered.

アドレス・レジスタ2は制御用メモリ1にアク
セスするアドレスがセツトされるレジスタであ
る。出力レジスタ3は制御用メモリ1から読出さ
れたデータ(マイクロプログラムおよびECCコ
ード)が一時的にセツトされるレジスタである。
エラー検出・修正回路4は制御用メモリ1から読
出されたデータに1ビツトエラーが存在したとき
はこの1ビツトエラーを検出するとともにこのエ
ラーを修正し、また2ビツトエラーが存在したと
きはこの2ビツトエラーを検出する回路である。
制御レジスタ5は制御用メモリ1から読出された
マイクロプログラムがセツトされるレジスタであ
つて、これにセツトされたマイクロプログラムに
もとづきデータ処理装置の各部に制御信号が伝達
され、これにより所期の制御が行なわれるもので
ある。
Address register 2 is a register in which an address for accessing control memory 1 is set. The output register 3 is a register in which data (microprogram and ECC code) read from the control memory 1 is temporarily set.
The error detection/correction circuit 4 detects and corrects a 1-bit error when there is a 1-bit error in the data read from the control memory 1, and detects this 2-bit error when a 2-bit error exists. This is a circuit that does this.
The control register 5 is a register in which a microprogram read from the control memory 1 is set, and based on the microprogram set in this register, control signals are transmitted to each part of the data processing device, thereby performing the desired control. is to be carried out.

ヒストリ検出部6は制御用メモリ1に記入され
ているマイクロプログラムが使用されたか否かを
識別するものである。
The history detection section 6 identifies whether or not the microprogram written in the control memory 1 has been used.

次に第1図にもとづきマイクロプログラムの使
用を検出する方法につき、具体的に説明する。
Next, a method for detecting the use of a microprogram will be explained in detail based on FIG.

先ず制御用メモリ1に、図示省略した磁気デイ
スク装置等の外部記憶よりあらかじめ格納してあ
るマイクロプログラムを記入する。この場合、こ
の制御用メモリ1に記入されるすべてのマイクロ
プログラムに図示省略した1ビツトエラー発生部
にもとづき強制的に1ビツトエラーを発生させて
ECCコードとともに記入する。かくして制御用
メモリ1には1ビツトエラーを有するマイクロプ
ログラムがそのマイクロプログラム記入部1−0
に記入され、また修正コード記入部1−1には正
しいECCコードが記入されている。
First, a microprogram previously stored in the control memory 1 from an external storage such as a magnetic disk device (not shown) is written. In this case, a 1-bit error is forcibly generated in all microprograms written in the control memory 1 based on a 1-bit error generation part (not shown).
Fill in along with the ECC code. Thus, in the control memory 1, a microprogram with a 1-bit error is stored in the microprogram entry section 1-0.
and the correct ECC code is entered in the correction code entry section 1-1.

この状態においてテスト用の制御を行なうため
に、アドレス・レジスタ2にテスト用のアドレス
をセツトする。このアドレス・レジスタ2にセツ
トされたアドレスにもとづき制御用メモリ1から
マイクロプログラムがそのECCコードとともに
読出され、出力レジスタ3に一時保持される。そ
してこれらのマイクロプログラムおよびECCコ
ードがエラー検出・修正回路4に伝達される。こ
のとき上記の如くマイクロプログラムには1ビツ
トエラーが存在しているので、これがECCコー
ドにもとずき修正された上で制御レジスタ5に出
力され、これにもとずき各種制御が行なわれる。
そしてこのエラー検出・修正回路4から出力され
た修正ずみの正しいマイクロプログラムがその
ECCコードとともに制御用メモリ1に再記入さ
れることになる。次にアドレス・レジスタ2は、
例えば図示省略した+1カウンタによりそのアド
レス信号が+1されてセツトされるので、今度は
これにもとづき制御用メモリ1から次のマイクロ
プログラムがECCコードとともに出力レジスタ
3にセツトされることになる。このマイクロプロ
グラムも、同様にして1ビツトエラーを含むの
で、エラー検出・修正回路4により修正された後
に制御用メモリ1に再記入されることになる。こ
のようにしてテスト用の制御に際して読出された
マイクロプログラムは、制御用メモリ1に該マイ
クロプログラムが記入されるときに強制的に発生
された1ビツトエラーが修正され、完全なマイク
ロプログラムとなつた状態で制御用メモリ1に再
記入される。
To perform test control in this state, a test address is set in address register 2. Based on the address set in address register 2, the microprogram is read out from control memory 1 along with its ECC code and temporarily held in output register 3. These microprograms and ECC codes are then transmitted to the error detection/correction circuit 4. At this time, since there is a 1-bit error in the microprogram as described above, this error is corrected based on the ECC code and output to the control register 5, and various controls are performed based on this.
The correct corrected microprogram output from this error detection/correction circuit 4 is then
It will be rewritten in the control memory 1 along with the ECC code. Next, address register 2 is
For example, the address signal is incremented by 1 and set by a +1 counter (not shown), and based on this, the next microprogram is set in the output register 3 from the control memory 1 together with the ECC code. Since this microprogram similarly includes a 1-bit error, it is corrected by the error detection/correction circuit 4 and then rewritten in the control memory 1. The microprogram read out for test control in this way is in a state where the 1-bit error that was forcibly generated when the microprogram was written into the control memory 1 has been corrected, and it has become a complete microprogram. The data is rewritten in the control memory 1.

したがつて一連のテストが終了した後に、制御
用メモリ1の内容を全部読出し、そのとき1ビツ
トエラーの存在するマイクロプログラムをエラー
検出・修正回路4で検出して、この検出信号をヒ
ストリ検出部6に伝達する。このときヒストリ検
出部6にはアドレス・レジスタ2からその1ビツ
トエラーの存在するマイクロプログラムのアドレ
スが伝達されているので、これによりどのマイク
ロプログラムが未使用であつたかということが検
出できる。
Therefore, after a series of tests are completed, all the contents of the control memory 1 are read out, a microprogram in which a 1-bit error exists is detected by the error detection/correction circuit 4, and this detection signal is sent to the history detection section 6. to communicate. At this time, since the address of the microprogram in which the 1-bit error exists is transmitted to the history detection section 6 from the address register 2, it is possible to detect which microprogram is unused.

本発明の他の実施例を第2図にもとづき説明す
る。
Another embodiment of the present invention will be described based on FIG.

第2図において制御用メモリ1には、最初は1
ビツトエラーの存在しない、正確なマイクロプロ
グラムがそのECCコードとともに、それぞれマ
イクロプログラム記入部1−0および修正コード
記入部1−1に記入される。そしてテスト用のア
ドレスがアドレス・レジスタ2にセツトされる
と、これにもとずき制御用メモリ1からマイクロ
プログラムおよびECCコードが読出され、これ
らが出力レジスタ3、エラー検出・修正回路4を
経由してマイクロプログラム出力レジスタ7にセ
ツトされる。そしてこのうちマイクロプログラム
部分が制御レジスタ5に出力され、これにもとづ
き各種の制御が行なわれる。一方上記マイクロプ
ログラム出力レジスタ7にセツトされたマイクロ
プログラムおよびECCコードは、1ビツトエラ
ー発生回路8に伝達されてそのマイクロプログラ
ム部分に強制的に1ビツトエラーが発生された状
態にされた後、正しいECCコードとともに制御
用メモリ1に再記入される。したがつて、この第
2図の場合では使用されたマイクロプログラムに
1ビツトエラーが存在する状態で制御用メモリ1
に再記入されることになる。勿論テスト用のプロ
グラムにより一度読出されたマイクロプログラム
が再度読出されるような場合には、その1ビツト
エラーがエラー検出・修正回路4で修正された後
にマイクロプログラム出力レジスタ7にセツトさ
れるので、正しいマイクロプログラムにもとづく
制御が行なわれることになる。このようにして一
連のテストが終了した後に、制御用メモリ1の内
容を全部読出して、正確なマイクロプログラムを
エラー検出・修正回路4で検出してこの検出信号
をヒストリ検出部6に伝達する。このときヒスト
リ検出部6にはアドレス・レジスタ2からその正
確なマイクロプログラムの記入されているアドレ
スが伝達されているので、これによりどのマイク
ロプログラムが未使用であつたかということが検
出できることになる。勿論エラー検出・修正回路
4を上記第1図の場合と同様に1ビツトエラー検
出時に出力を出すように構成し、この出力をイン
バータを経由してヒストリ検出部6に伝達するよ
うにしても同様である。また上記1ビツトエラー
発生回路8は、通常の場合には1ビツトエラー制
御は行なわず、ヒストリ調査のために、デバツグ
モード信号「1」が印加されたときに、上記の如
く1ビツトエラー発生動作を行なうものである。
In FIG. 2, the control memory 1 initially contains 1
A correct microprogram with no bit errors is written along with its ECC code in the microprogram entry section 1-0 and the correction code entry section 1-1, respectively. Then, when the test address is set in address register 2, the microprogram and ECC code are read out from control memory 1 based on this address, and these are passed through output register 3 and error detection/correction circuit 4. and is set in the microprogram output register 7. Of these, the microprogram portion is output to the control register 5, and various controls are performed based on this. On the other hand, the microprogram and ECC code set in the microprogram output register 7 are transmitted to the 1-bit error generation circuit 8, and after a 1-bit error is forcibly generated in the microprogram portion, the correct ECC code is output. The information is also rewritten in the control memory 1. Therefore, in the case shown in Fig. 2, the control memory 1 is
will be re-entered. Of course, when a microprogram that has been read once by a test program is read again, the 1-bit error is corrected by the error detection/correction circuit 4 and then set in the microprogram output register 7, so that it is correct. Control will be performed based on microprograms. After a series of tests are completed in this manner, the contents of the control memory 1 are read out completely, an accurate microprogram is detected by the error detection/correction circuit 4, and this detection signal is transmitted to the history detection section 6. At this time, the history detecting section 6 is informed from the address register 2 of the address where the correct microprogram is written, so that it is possible to detect which microprogram is unused. Of course, the same effect can be obtained by configuring the error detection/correction circuit 4 to output an output when a 1-bit error is detected, as in the case of FIG. 1 above, and transmitting this output to the history detection section 6 via an inverter. be. Further, the 1-bit error generation circuit 8 does not normally perform 1-bit error control, but performs the 1-bit error generation operation as described above when the debug mode signal "1" is applied for history investigation. be.

以上説明の如く本発明によれば、制御用メモリ
に記入されたマイクロプログラムの使用状態すな
わち制御記憶のヒストリを、制御用メモリの容量
を増大することもなく、また実行時間を特に長く
することなくきわめて簡単な手段で調査すること
ができる。
As explained above, according to the present invention, the usage state of the microprogram written in the control memory, that is, the history of the control memory, can be stored without increasing the capacity of the control memory or particularly lengthening the execution time. It can be investigated using extremely simple means.

ここで本当に1ビツトエラーが発生する故障率
は、常識的なデバツグ期間に比べれば充分に長い
ので、本方法の場合に制御用メモリに常にデータ
を書込むことによりいわゆるテンポラリーな1ビ
ツトエラーの発生を無視することができる。そし
てバーストエラーのみが問題となるが、これは無
視できる程度の故障率であるので、結局本発明に
より制御用メモリのヒストリを正確に、きわめて
簡単に調査することができる。
Here, the failure rate when a 1-bit error actually occurs is sufficiently long compared to the common debugging period, so in this method, by constantly writing data to the control memory, the occurrence of so-called temporary 1-bit errors can be ignored. can do. Only burst errors pose a problem, but since this has a negligible failure rate, the present invention allows the history of the control memory to be investigated accurately and extremely easily.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明の一実施例構成を示し、第2図
は本発明の他の実施例構成図である。 図中、1は制御用メモリ、2はアドレス・レジ
スタ、3は出力レジスタ、4はエラー検出・修正
回路、5は制御レジスタ、6はヒストリ検出部、
7はマイクロプログラム出力レジスタ、8は1ビ
ツトエラー発生回路をそれぞれ示す。
FIG. 1 shows the configuration of one embodiment of the present invention, and FIG. 2 shows the configuration of another embodiment of the present invention. In the figure, 1 is a control memory, 2 is an address register, 3 is an output register, 4 is an error detection/correction circuit, 5 is a control register, 6 is a history detection section,
Reference numeral 7 indicates a microprogram output register, and reference numeral 8 indicates a 1-bit error generation circuit.

Claims (1)

【特許請求の範囲】 1 制御用メモリに記入されているマイクロプロ
グラムの使用状態を検出する制御記憶ヒストリ方
法において、制御用メモリに入力するマイクロプ
ログラムに1ビツトエラーを生じさせる1ビツト
エラー発生手段と、制御用メモリに記入されてい
るマイクロプログラムを読出す読出手段と、該制
御用メモリから読出されたマイクロプログラムに
1ビツトエラーが存在したときこれを検出し修正
するエラー検出・修正手段と、該エラー検出・修
正手段により検出されたエラーの存在したマイク
ロプログラムのアドレスを検出するヒストリ検出
手段を設け、 テスト用の制御に際して読出されたマイクロプ
ログラムのエラーの有無の状態を読出し前と逆に
して再び制御用メモリに書込み、テスト終了後に
上記制御用メモリに格納されたマイクロプログラ
ムを読出しエラーの存在するアドレスを検出する
ことにより上記マイクロプログラムの使用の有無
を判別するようにしたことを特徴とする制御記憶
ヒストリ方法。
[Scope of Claims] 1. A control storage history method for detecting the usage status of a microprogram written in a control memory, comprising a 1-bit error generating means for causing a 1-bit error in a microprogram input to the control memory; reading means for reading out the microprogram written in the control memory; error detection/correction means for detecting and correcting a 1-bit error when it exists in the microprogram read from the control memory; A history detection means is provided to detect the address of the microprogram in which the error detected by the correction means exists, and the error status of the microprogram read during test control is reversed to the state before reading, and the control memory is read again. A control memory history method characterized in that, after the test is completed, the microprogram stored in the control memory is read out and an address where an error exists is detected to determine whether or not the microprogram is used. .
JP55163019A 1980-11-19 1980-11-19 Control storage history system Granted JPS5786958A (en)

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JPS5786958A JPS5786958A (en) 1982-05-31
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61170836A (en) * 1985-01-25 1986-08-01 Nec Corp Microprogram tracing system
JPS61210442A (en) * 1985-03-15 1986-09-18 Nec Corp Microprogram tracing system

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JPS5786958A (en) 1982-05-31

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