JP2818659B2 - Error correction method - Google Patents

Error correction method

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JP2818659B2
JP2818659B2 JP63064505A JP6450588A JP2818659B2 JP 2818659 B2 JP2818659 B2 JP 2818659B2 JP 63064505 A JP63064505 A JP 63064505A JP 6450588 A JP6450588 A JP 6450588A JP 2818659 B2 JP2818659 B2 JP 2818659B2
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Description

【発明の詳細な説明】 〔目 次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 I.実施例と第1図との対応関係 II.実施例の構成 (i)正常動作時 (ii)2ビットエラー発生時 (iii)1回目の1ビットエラー発生時 (iv)再実行時 IV.実施例のまとめ V.発明の変形態様 発明の効果 〔概 要〕 誤り訂正符号を含むデータを読み出し、エラーが発生
したときにエラー発生箇所を判別するようにした誤り訂
正方式に関し、 メモリのエラーと他の素子のエラーとを判別すること
を目的とし、 メモリに格納された誤り訂正符号を含むデータをメモ
リから読み出してデータ保持手段に格納する。そのデー
タにエラーがあることをエラー検出手段が検出すると、
エラーが検出されたデータを訂正手段で訂正して、再度
データ保持手段に格納する。データ保持手段に格納され
た訂正データにエラーがあるか否かの検出をエラー検出
手段で行ない、そのエラー検出結果に従って判別手段が
エラーの発生箇所の判別を行なう。
Detailed Description of the Invention [Table of Contents] Overview Industrial field of application Conventional technology Problems to be solved by the invention Means for solving the problem Actions Embodiment I. Correspondence between embodiment and FIG. 1 II Configuration of the embodiment (i) During normal operation (ii) When a 2-bit error occurs (iii) When a first 1-bit error occurs (iv) When re-executing IV. Summary of the embodiment V. Modifications of the invention Effect [Outline] The purpose of this error correction method is to read out data containing an error correction code and determine the location of the error when an error occurs. Then, the data including the error correction code stored in the memory is read out from the memory and stored in the data holding means. If the error detection means detects that there is an error in the data,
The data in which the error has been detected is corrected by the correction unit, and stored again in the data holding unit. The error detection means detects whether or not the correction data stored in the data holding means has an error, and the determination means determines the location of the error according to the error detection result.

〔産業上の利用分野〕[Industrial applications]

本発明は、誤り訂正方式に関し、特に、誤り訂正符号
を含むデータを読み出し、エラーが発生したときにエラ
ー発生箇所を判別するようにした誤り訂正方式に関する
ものである。
The present invention relates to an error correction method, and more particularly to an error correction method in which data including an error correction code is read and an error occurrence position is determined when an error occurs.

〔従来の技術〕[Conventional technology]

近年、半導体技術の発達に伴い、計算機に使用する論
理素子の集積度の向上及び演算サイクル時間の短縮がも
たらされている。また、論理素子の機能の向上に伴っ
て、素子の部留まりの悪化あるいは素子の不良率の増加
等の問題を引き起こしている。
In recent years, with the development of semiconductor technology, the degree of integration of logic elements used in computers has been improved, and the operation cycle time has been shortened. In addition, with the improvement of the function of the logic element, problems such as deterioration of the part retention of the element and an increase in the defect rate of the element are caused.

このような問題に対処するものとして、データに誤り
訂正符号(以後ECCと称する)を付加する方式がある。
例えば、メモリ等に格納するデータに誤り訂正符号(以
後ECCと称する)を付加しておいて、そのデータを読み
出したときにエラーの検証を行ない、エラーが発生した
ときにデータの訂正を行なう。
To cope with such a problem, there is a method of adding an error correction code (hereinafter, referred to as ECC) to data.
For example, an error correction code (hereinafter, referred to as ECC) is added to data stored in a memory or the like, an error is verified when the data is read, and data is corrected when an error occurs.

第4図に、読み出したデータを訂正するための従来例
の構成を示す。
FIG. 4 shows a configuration of a conventional example for correcting read data.

図において、メモリ411から読み出したデータを訂正
するための訂正回路は、メモリ411に供給するデータを
一時保持するライトデータラッチ463と、メモリ411から
読み出したデータを一時保持するリードデータラッチ42
1と、メモリ411に供給するアドレスデータを一時保持す
るアドレスラッチ453,エラーアドレスラッチ455と、デ
ータのECC部分とそれ以外の部分とを比較してエラー検
出を行なうエラー検出部431と、エラー検出部431の検出
結果に応じた制御を行なうエラー訂正制御部441と、デ
ータの訂正を行なうエラー訂正部443と、2つのセレク
タ451,461とを備えている。
In the figure, a correction circuit for correcting data read from the memory 411 includes a write data latch 463 for temporarily holding data to be supplied to the memory 411, and a read data latch 42 for temporarily holding data read from the memory 411.
1, an address latch 453 for temporarily storing address data to be supplied to the memory 411, an error address latch 455, an error detection unit 431 for comparing the ECC part of data with other parts, and performing error detection, and an error detection unit 431. An error correction control unit 441 that performs control according to the detection result of the unit 431, an error correction unit 443 that corrects data, and two selectors 451 and 461 are provided.

メモリ411にデータを格納する場合、先ず、セレクタ4
61を介してライトデータラッチ463にECCを含むデータを
格納する。また、セレクタ451を介してアドレスラッチ4
53にアドレスデータを格納する。
When storing data in the memory 411, first, the selector 4
The data including the ECC is stored in the write data latch 463 via 61. Also, address latch 4 via selector 451
The address data is stored in 53.

次に、アドレスラッチ453に格納されたアドレスデー
タ及びライトデータラッチ463に格納されたデータがメ
モリ411に供給され、メモリ411は、アドレスデータで指
定される格納場所にライトデータラッチ463から供給さ
れたデータを格納する。
Next, the address data stored in the address latch 453 and the data stored in the write data latch 463 are supplied to the memory 411, and the memory 411 is supplied from the write data latch 463 to a storage location specified by the address data. Store the data.

第5図に、読み出したデータに対して誤り訂正を行な
う場合の動作手順を示す。
FIG. 5 shows an operation procedure when error correction is performed on read data.

先ず、データを読み出してリードデータラッチ421に
格納する(ステップ511)。メモリ411へのデータ格納動
作と同様にして、アドレスラッチ453からメモリ411にア
ドレスデータを供給し、該当するデータを読み出してリ
ードデータラッチ421に格納する。
First, data is read and stored in the read data latch 421 (step 511). Address data is supplied from the address latch 453 to the memory 411, and the corresponding data is read out and stored in the read data latch 421 in the same manner as the operation of storing data in the memory 411.

次に、エラー検出部431は、リードデータラッチ421に
格納されているリードデータ(ECC以外のデータ)とECC
とを比較してエラー検出を行ない、検出結果をエラー訂
正制御部441に送る(ステップ512)。
Next, the error detection unit 431 compares the read data (data other than the ECC) stored in the read data
And performs error detection, and sends the detection result to the error correction control unit 441 (step 512).

エラー訂正制御部441は、検出結果に応じてリードデ
ータにエラーが有るか否かの判定を行なう(ステップ51
3)。否定判断(エラー無しの場合)すると、以後ステ
ップ511に戻って処理を繰り返す。
The error correction control unit 441 determines whether there is an error in the read data according to the detection result (step 51).
3). If a negative determination is made (when there is no error), the process returns to step 511 and repeats the processing.

ステップ513で肯定判断(エラー有りの場合)する
と、エラー訂正制御部441は、エラー訂正部443にエラー
信号を送る。エラー信号を受け取るとエラー訂正部443
は、リードデータラッチ421に格納されたリードデータ
及びECCに応じて、リードデータの訂正を行なう(ステ
ップ514)。
If a positive determination is made in step 513 (if there is an error), the error correction control unit 441 sends an error signal to the error correction unit 443. Upon receiving the error signal, the error correction unit 443
Corrects the read data according to the read data and ECC stored in the read data latch 421 (step 514).

次に、エラー訂正部443によって訂正したデータ(リ
ードデータ及びECC)をメモリ411に書き込む(ステップ
515)。エラーが発生したデータに対応するアドレスデ
ータはエラーアドレスラッチ455に保持されており、セ
レクタ451を介してアドレスラッチ453にそのアドレスデ
ータを格納する。また、エラー訂正部443から出力され
る訂正後のデータを、セレクタ461を介してライトデー
タラッチ463に格納する。以後、アドレスラッチ453に格
納されたアドレスデータに指定される格納場所に、ライ
トデータラッチ463に格納された訂正後のデータを格納
する。
Next, the data (read data and ECC) corrected by the error correction unit 443 is written to the memory 411 (step
515). The address data corresponding to the data in which the error has occurred is held in the error address latch 455, and the address data is stored in the address latch 453 via the selector 451. The corrected data output from the error correction unit 443 is stored in the write data latch 463 via the selector 461. Thereafter, the corrected data stored in the write data latch 463 is stored in the storage location specified by the address data stored in the address latch 453.

〔発明が解決しようとする課題〕[Problems to be solved by the invention]

ところで、上述した従来方式にあっては、メモリ411
以外の論理素子(リードデータラッチ421,エラー検出部
431等)に生じた障害が原因でエラーが発生した場合
に、メモリエラー(メモリ411のハードウェア障害ある
いは格納データのソフトウェア障害)を誤検出してしま
うという問題点があった。
By the way, in the conventional method described above, the memory 411
Other logic elements (read data latch 421, error detector
431), a memory error (a hardware failure of the memory 411 or a software failure of stored data) is erroneously detected when an error occurs.

例えば、メモリ411から読み出したデータが正常であ
っても、エラー検出部431によってエラーを誤検出した
ときにエラー訂正部443でデータの訂正を行ない、訂正
されたデータ(誤ったデータ)をメモリ411に再格納し
てしまう。特に、最近では論理素子の集積度が上がるに
つれて、メモリ411以外の論理素子において障害が発生
する頻度も増加しており、データのエラーを訂正すると
共に、メモリ411以外の素子の障害に対処することので
きる誤り訂正方式が望まれていた。
For example, even if the data read from the memory 411 is normal, when an error is erroneously detected by the error detection unit 431, the data is corrected by the error correction unit 443, and the corrected data (erroneous data) is stored in the memory 411. Will be stored again. In particular, recently, as the degree of integration of logic elements has increased, the frequency of occurrence of failures in logic elements other than the memory 411 has also increased, and it is necessary to correct data errors and deal with failures of elements other than the memory 411. There is a need for an error correction method that can be implemented.

本発明は、このような点にかんがみて創作されたもの
であり、メモリのエラーと他の素子のエラーとを判別し
得る誤り訂正方式を提供することを目的とする。
The present invention has been made in view of such a point, and an object of the present invention is to provide an error correction method capable of distinguishing between a memory error and an error of another element.

〔課題を解決するための手段〕[Means for solving the problem]

第1図は、請求項1記載の発明の原理ブロック図を示
す。
FIG. 1 is a block diagram showing the principle of the present invention.

この図において、メモリ111は、誤り訂正符号を含む
データを格納する。
In this figure, a memory 111 stores data including an error correction code.

データ保持手段121は、前記メモリ111から読み出した
データを格納する。
The data holding means 121 stores the data read from the memory 111.

エラー検出手段131は、該データ保持手段121に格納さ
れたデータのエラー検出を行なう。
The error detecting means 131 performs an error detection on the data stored in the data holding means 121.

訂正手段141は、前記データ保持手段121に格納された
データの訂正を行ない、前記データ保持手段121に訂正
データを格納させる。
The correction means 141 corrects the data stored in the data holding means 121 and causes the data holding means 121 to store the corrected data.

判別手段151は、前記エラー検出手段131による検出結
果に基づいてエラー発生箇所の判別を行なう。
The determining means 151 determines an error occurrence location based on the detection result by the error detecting means 131.

このように構成される誤り訂正方式の前記エラー検出
手段131が前記データ保持手段121に格納されたデータの
エラーを検出したとき、前記訂正手段141が訂正したデ
ータを前記データ保持手段121に格納させ、該訂正した
データのエラー検出を前記エラー検出手段131で行い、
その検出結果を前記判別手段151に与えるようにして、
請求項1記載の発明は構成される。
When the error detecting means 131 of the error correction system configured as described above detects an error in the data stored in the data holding means 121, the data corrected by the correcting means 141 is stored in the data holding means 121. Performing error detection of the corrected data by the error detection means 131,
By giving the detection result to the determination means 151,
The invention according to claim 1 is configured.

〔作 用〕(Operation)

メモリ111に誤り訂正符号を含むデータを格納する。
そのデータをメモリ111から読み出してデータ保持手段1
21に格納し、データ保持手段121に格納されたデータの
エラーの有無をエラー検出手段131で行なう。
Data including an error correction code is stored in the memory 111.
The data is read from the memory 111 and the data holding means 1
The data stored in the data storage unit 121 and the data stored in the data storage unit 121 are checked by the error detection unit 131 for errors.

エラー検出手段131がエラーを検出するとき、訂正手
段141は、データ保持手段121に格納されているデータを
訂正して、再度データ保持手段121に保持させる。
When the error detecting unit 131 detects an error, the correcting unit 141 corrects the data stored in the data holding unit 121 and causes the data holding unit 121 to hold the data again.

エラー検出手段131は、データ保持手段121に格納され
た訂正データにエラーがあるか否かの検出を行なう。
The error detecting means 131 detects whether or not the corrected data stored in the data holding means 121 has an error.

エラー検出結果は、判別手段151に与えられてエラー
の発生箇所の判別を行なう。
The error detection result is given to the determination means 151 to determine the location where the error has occurred.

従って、エラーがメモリで発生したのか、又はメモリ
以外の素子で発生したのかを知ることができる。
Therefore, it is possible to know whether the error has occurred in the memory or in an element other than the memory.

〔実施例〕〔Example〕

以下、図面に基づいて請求項1記載の発明の実施例に
ついて詳細に説明する。
Hereinafter, an embodiment of the invention described in claim 1 will be described in detail with reference to the drawings.

第2図は、請求項1記載の発明の誤り訂正方式を適用
した一実施例の構成を示す。
FIG. 2 shows a configuration of an embodiment to which the error correction system according to the first aspect of the present invention is applied.

I.実施例と第1図との対応関係 ここで、請求項1記載の発明の実施例と第1図との対
応関係を示しておく。
I. Correspondence Between Embodiment and FIG. 1 Here, the correspondence between the embodiment of the invention described in claim 1 and FIG. 1 will be described.

メモリ111は、制御記憶(以後CSと称する)211に相当
する。
The memory 111 corresponds to a control storage (hereinafter, referred to as CS) 211.

データ保持手段121は、リードデータラッチ223に相当
する。
The data holding unit 121 corresponds to the read data latch 223.

エラー検出手段131は、エラー検出部231,エラー訂正
制御部251に相当する。
The error detection unit 131 corresponds to the error detection unit 231 and the error correction control unit 251.

訂正手段141は、エラー訂正部241に相当する。 The correction unit 141 corresponds to the error correction unit 241.

判別手段151は、エラー訂正制御部251,再実行フラグ2
53に相当する。
The determination unit 151 includes an error correction control unit 251, a re-execution flag 2
Equivalent to 53.

以上のような対応関係があるものとして、以下請求項
1記載の発明の実施例について説明する。
Assuming that the above-mentioned correspondence exists, an embodiment of the present invention will be described below.

II.実施例の構成 第2図において、請求項1記載の発明の誤り訂正方式
を適用しシステム(例えばコンピュータシステム)は、
マイクロプログラム及び対応するECCを格納するCS211
と、読み出したマイクロプログラムとECCとの比較を行
なってエラーを検出するエラー検出部231と、エラー検
出に伴う制御を行なうエラー訂正制御部251と、エラー
発生時にデータ(マイクロプログラム)の訂正を行なう
エラー訂正部241と、エラーの有無に応じたフラグを格
納する再実行フラグ253と、CS211に格納するマイクロプ
ログラム及びECCを保持するライトデータラッチ263と、
CS211から読み出したマイクロプログラム及びECCを保持
するリードデータラッチ223と、CS211に供給するアドレ
スデータを保持するアドレスラッチ273と、エラー発生
時のアドレスデータを保持するエラーアドレスラッチ27
5と、2入力の一方を選択して出力する3つのセレクタ2
21,261,271とを備えている。
II. Configuration of Embodiment In FIG. 2, a system (for example, a computer system) to which the error correction method according to claim 1 is applied is
CS211 to store microprogram and corresponding ECC
An error detection unit 231 that detects an error by comparing the read microprogram with the ECC, an error correction control unit 251 that performs control associated with error detection, and corrects data (microprogram) when an error occurs. An error correction unit 241, a re-execution flag 253 storing a flag according to the presence or absence of an error, a write data latch 263 holding a microprogram and an ECC stored in the CS 211,
A read data latch 223 for holding a microprogram and ECC read from the CS 211, an address latch 273 for holding address data to be supplied to the CS 211, and an error address latch 27 for holding address data when an error occurs.
5 and 3 selectors that select and output one of the two inputs 2
21,261,271.

セレクタ271の第1入力端子にはCS211のアドレス指定
を行なうためのアドレスデータが導入される。セレクタ
271の出力端はアドレスラッチ273の入力端に接続されて
おり、アドレスラッチ273の出力端はCS211のアドレス端
子及びエラーアドレスラッチ275の入力端に接続されて
いる。エラーアドレスラッチ275の出力端はセレクタ271
の第2入力端子に接続されている。
Address data for specifying the address of CS 211 is introduced to the first input terminal of selector 271. selector
The output terminal of the address latch 273 is connected to the input terminal of the address latch 273, and the output terminal of the address latch 273 is connected to the address terminal of the CS 211 and the input terminal of the error address latch 275. The output terminal of the error address latch 275 is the selector 271
Is connected to the second input terminal of.

また、セレクタ261の第1入力端子にはCS211に格納す
るライトデータ(マイクロプログラム及び対応したEC
C)が導入される。セレクタ261の出力端はライトデータ
ラッチ263の入力端に接続されており、ライトデータラ
ッチ263の出力端はCS211のデータ端子(入力側)に接続
されている。
The first input terminal of the selector 261 has write data (micro program and corresponding EC) stored in CS 211.
C) is introduced. The output terminal of the selector 261 is connected to the input terminal of the write data latch 263, and the output terminal of the write data latch 263 is connected to the data terminal (input side) of the CS 211.

CS211のデータ端子(出力側)から出力されるデータ
(マイクロプログラム,ECC)は、セレクタ221の第1入
力端子に供給される。セレクタ221の出力端はリードデ
ータラッチ223の入力端に接続されており、リードデー
タラッチ223の出力端はエラー検出部231の入力端及びエ
ラー訂正部241に接続されている。
Data (microprogram, ECC) output from the data terminal (output side) of the CS 211 is supplied to a first input terminal of the selector 221. The output terminal of the selector 221 is connected to the input terminal of the read data latch 223, and the output terminal of the read data latch 223 is connected to the input terminal of the error detection unit 231 and the error correction unit 241.

エラー検出部231は、リードデータラッチ223から供給
されるデータに基づいてエラー検出を行なう。検出結果
はエラー訂正制御部251に供給される。
The error detection unit 231 detects an error based on the data supplied from the read data latch 223. The detection result is supplied to the error correction control unit 251.

エラー訂正制御部251は、再実行フラグ253及びエラー
訂正部241に接続されており、エラー検出部231からの検
出結果に応じて、再実行フラグ253のセット,リセット
を行なうと共に、エラー訂正部241に指示を送る。
The error correction control unit 251 is connected to the re-execution flag 253 and the error correction unit 241, and sets and resets the re-execution flag 253 according to the detection result from the error detection unit 231. Send instructions to

尚、各ラッチ及び各セレクタにおいては、エラー訂正
制御部251から送られてくる指示信号に応じて動作を行
なうものとし、図におけるエラー訂正制御部251との接
続線は省略した。
Note that each latch and each selector operate in response to an instruction signal sent from the error correction control unit 251, and a connection line with the error correction control unit 251 in the figure is omitted.

CS211にライトデータ(マイクロプログラム,ECC)の
書込みを行なう場合、先ずライトデータラッチ263は、
セレクタ261を介して導入されたライトデータを保持
し、それらはCS211のデータ端子(入力側)に供給され
る。
When writing write data (microprogram, ECC) to CS211, first, the write data latch 263
The write data introduced via the selector 261 is held, and they are supplied to the data terminal (input side) of the CS 211.

また、アドレスラッチ273は、セレクタ271を介して導
入されたアドレスデータを保持し、そのアドレスデータ
はCS211のアドレス端子に供給される。
Further, the address latch 273 holds the address data introduced via the selector 271, and the address data is supplied to the address terminal of the CS 211.

CS211は、アドレス端子に供給されたアドレスデータ
で指定される格納場所に、データ端子に供給されたライ
トデータを格納する。
The CS 211 stores the write data supplied to the data terminal in a storage location specified by the address data supplied to the address terminal.

CS211に格納されたマイクロプログラムを読み出す場
合、先ずアドレスラッチ273は、セレクタ271を介して導
入されたアドレスデータを保持し、そのアドレスデータ
はCS211のアドレス端子に供給される。
When reading the microprogram stored in the CS 211, the address latch 273 first holds the address data introduced via the selector 271 and the address data is supplied to the address terminal of the CS 211.

CS211は、供給されたアドレスデータによって指定さ
れる場所に格納されているマイクロプログラム及びECC
を出力する。それらのデータはセレクタ221を介してリ
ードデータラッチ223に保持される。リードデータラッ
チ223に保持されたマイクロプログラムは、処理装置等
(図示せず)に取り込まれて実行される。
CS211 is a microprogram and ECC stored in the location specified by the supplied address data.
Is output. Those data are held in the read data latch 223 via the selector 221. The microprogram held in the read data latch 223 is loaded into a processing device or the like (not shown) and executed.

III.実施例の動作 次に、上述した請求項1記載の発明の実施例の動作を
説明する。
III. Operation of Embodiment Next, the operation of the embodiment of the first aspect of the present invention will be described.

いま、マイクロプログラムに対応するECCとしては、
1ビットエラー訂正,2ビットエラー検出用の符号を考え
るものとし、実施例で検出するエラーは、1ビットエラ
ーあるいは2ビットエラーの何れかであるものとする。
Now, as ECC corresponding to microprogram,
It is assumed that a code for 1-bit error correction and 2-bit error detection is considered, and the error detected in the embodiment is either a 1-bit error or a 2-bit error.

第3図に、実施例における動作手順を示す。 FIG. 3 shows an operation procedure in the embodiment.

(i)正常動作時 先ず、CS211からマイクロプログラム及びECCの読出し
を行なう(ステップ311)。読み出したこれらのデータ
はリードデータラッチ223に保持する。
(I) During normal operation First, a microprogram and ECC are read from CS 211 (step 311). These read data are held in the read data latch 223.

次に、エラー検出部231は、読み出したデータのエラ
ー検出を行なう(ステップ312)。検出結果として、エ
ラー検出の有無,1ビットエラーか2ビットエラーか等の
情報がエラー訂正制御部251に送られる。
Next, the error detection unit 231 detects an error in the read data (step 312). As the detection result, information such as the presence or absence of error detection, whether a 1-bit error or a 2-bit error is sent to the error correction control unit 251.

次に、エラー訂正制御部251は、再実行処理であるか
否かの判定を行なう(ステップ313)。CS211から読み出
したデータに対する1回目のエラー検出処理のとき(再
実行フラグ253がリセットされた状態のとき)は否定判
断し、エラーが発生したか否かの判定を行なう(ステッ
プ314)。エラーを検出しなかったときは否定判断す
る。
Next, the error correction control unit 251 determines whether or not the process is a re-execution process (step 313). At the time of the first error detection processing for the data read from the CS 211 (when the re-execution flag 253 is reset), a negative determination is made and it is determined whether or not an error has occurred (step 314). If no error is detected, a negative determination is made.

以後、ステップ311に戻って処理を繰り返す。エラー
訂正制御部251からアドレスラッチ273に指示を送り、次
のマイクロプログラムの読出しを行なう。
Thereafter, the process returns to step 311 to repeat the processing. An instruction is sent from the error correction control unit 251 to the address latch 273, and the next microprogram is read.

(ii)2ビットエラー発生時 ステップ314の判定で肯定判断(エラー発生の場合)
すると、次にエラー訂正制御部251は、発生したエラー
は2ビットエラーであるか否かの判定を行なう(ステッ
プ315)。2ビットエラーが発生したときは肯定判断を
行なう。
(Ii) When a 2-bit error occurs: A positive determination is made in step 314 (when an error occurs)
Then, the error correction control unit 251 determines whether the generated error is a two-bit error (step 315). If a two-bit error has occurred, a positive determination is made.

次に、エラー訂正制御部251はマイクロプログラムの
読出し処理を停止する(ステップ316)と共に、障害発
生の通知を行なって(ステップ317)、処理を終了す
る。例えば、外部の処理装置に2ビットエラー発生を示
すためのエラー信号を送ったり、2ビットエラー用の警
告ランプを点灯させたりする。
Next, the error correction control unit 251 stops the reading process of the microprogram (step 316), notifies the occurrence of a failure (step 317), and ends the process. For example, an error signal for indicating occurrence of a 2-bit error is sent to an external processing device, or a 2-bit error warning lamp is turned on.

(iii)1回目の1ビットエラー発生時 ステップ315の判定で否定判断(2ビットエラーでな
い場合、つまり1ビットエラーの場合)すると、次にエ
ラー訂正制御部251は、再実行フラグ253のセット(デー
タ“1"の格納)を行なう(ステップ318)。
(Iii) At the time of the first occurrence of a 1-bit error If a negative determination is made in the determination at step 315 (if not a 2-bit error, that is, a 1-bit error), then the error correction control unit 251 sets the re-execution flag 253 The data "1" is stored) (step 318).

また、エラー訂正制御部251は、エラー訂正部241に訂
正指示を送り、エラー訂正部241はその指示に応じてマ
イクロプログラムの訂正を行なう(ステップ319)。エ
ラー訂正部241は、リードデータラッチ223に保持された
マイクロプログラム及びECCを読み出して、マイクロプ
ログラムの中のエラービットの訂正を行なう。
Further, error correction control section 251 sends a correction instruction to error correction section 241 and error correction section 241 corrects the microprogram according to the instruction (step 319). The error correction unit 241 reads the microprogram and the ECC held in the read data latch 223, and corrects an error bit in the microprogram.

次に、その訂正されたマイクロプログラム及び対応す
るECCをCS211に格納する(ステップ320)、セレクタ271
を切り替えて、エラーアドレスラッチ275に保持された
エラー発生時のアドレスデータをアドレスラッチ273に
保持する。アドレスラッチ273に保持されたアドレスデ
ータはCS211のアドレス端子に供給される。また、セレ
クタ261を切り替えて、訂正後のマイクロプログラム及
びECCをライトデータラッチ263に保持する。ライトデー
タラッチ263に保持されたそれらのデータはCS211のデー
タ端子に供給される。
Next, the corrected microprogram and the corresponding ECC are stored in CS 211 (step 320), and selector 271 is stored.
And the address data at the time of occurrence of an error held in the error address latch 275 is held in the address latch 273. The address data held in the address latch 273 is supplied to the address terminal of the CS 211. Further, the selector 261 is switched to hold the corrected microprogram and ECC in the write data latch 263. Those data held in the write data latch 263 are supplied to the data terminal of CS211.

また、セレクタ221を切り替えて、訂正後のマイクロ
プログラム及びECCをリードデータラッチ223に保持する
(ステップ321)。
Further, the selector 221 is switched to hold the corrected microprogram and ECC in the read data latch 223 (step 321).

以後、ステップ312(エラー検出)に戻って処理を繰
り返す。
Thereafter, the process returns to step 312 (error detection) to repeat the processing.

(iv)再実行時 ステップ313の判定で肯定判断(ステップ318において
再実行フラグ253がセットされた場合)すると、次にエ
ラー訂正制御部251は、マイクロプログラムの読出し処
理を停止する(ステップ322)と共に、エラーが発生し
たか否かの判定を行なう(ステップ323)。
(Iv) At the time of re-execution If the determination in step 313 is affirmative (when the re-execution flag 253 is set in step 318), then the error correction control unit 251 stops the reading process of the micro program (step 322). At the same time, it is determined whether an error has occurred (step 323).

否定判断するとエラー訂正制御部251は、CS211に障害
が発生したことを示すエラー信号を出力して(ステップ
324)、処理を終了する。
If a negative determination is made, the error correction control unit 251 outputs an error signal indicating that a failure has occurred in the CS 211 (step
324), end the process.

また、ステップ323で肯定判断すると、CS211以外のセ
レクタ221,リードデータラッチ223,エラー検出部231,エ
ラー訂正部241の何れかに障害が発生したことを示すエ
ラー信号を出力して(ステップ325)、処理を終了す
る。
If an affirmative determination is made in step 323, an error signal indicating that a failure has occurred in any of the selector 221, the read data latch 223, the error detector 231 and the error corrector 241 other than the CS 211 is output (step 325). , And the process ends.

IV.実施例のまとめ このように、CS211にマイクロプログラムと対応するE
CCとを格納しておき、CS211から読み出したそれらのデ
ータをリードデータラッチ223に格納する。エラー検出
部231はそのデータのエラーを検出し、データにエラー
がないときは、CS211からのデータの読出しを継続す
る。
IV. Summary of Examples As described above, the microprogram and the corresponding E
CC and the data read from CS 211 are stored in read data latch 223. The error detection unit 231 detects an error in the data, and when there is no error in the data, continues reading the data from the CS 211.

また、CS211から読み出したデータ(CS211からリード
データラッチ223に供給されたデータ)に1ビットエラ
ーがあったときは、エラー訂正部241でデータの訂正を
行ない、訂正データをCS211に書き込むと共にリードデ
ータラッチ223に保持する。
If there is a 1-bit error in the data read from CS 211 (data supplied from CS 211 to read data latch 223), error correction section 241 corrects the data, writes the corrected data to CS 211, and reads the read data. It is held by the latch 223.

次に、リードデータラッチ223に保持された訂正デー
タに対してエラー検出を行ない、再度のエラーが発生し
なかった場合はCS211に障害があるものと判定し、再度
のエラーが発生した場合はCS211以外の論理素子に障害
があるものと判定する。
Next, error detection is performed on the correction data held in the read data latch 223, and if no error has occurred again, it is determined that there is a failure in CS211.If an error has occurred again, CS211 has been detected. It is determined that there is a failure in the other logic elements.

尚、エラー検出部231で2ビットエラーを検出した場
合は、データの訂正が不可能であり、上述の障害箇所判
別も不可能であるので、2ビットエラーを外部に通知し
て処理を終了する。
If the error detection unit 231 detects a 2-bit error, it is impossible to correct the data and it is impossible to determine the above-mentioned faulty part. Therefore, the 2-bit error is notified to the outside and the processing is terminated. .

従って、CS211から読み出したデータにエラーが発生
したときに、そのデータを訂正すると共に、再度その訂
正データに対してエラー検出を行なうことにより、エラ
ー発生の障害箇所を判定(CS211かそれ以外の論理素子
かの判定)できるので、メモリエラーの誤検出を防止す
ることができる。
Therefore, when an error occurs in the data read from the CS 211, the data is corrected, and the error detection is performed again on the corrected data, thereby determining the location of the error occurrence (CS211 or other logic). Erroneous detection of a memory error can be prevented.

V.発明の変形態様 なお、上述した請求項1記載の発明の実施例にあって
は、CS211としてマイクロプログラムを格納する制御記
憶を考えたが、他のメモリ(ROM,RAM等)についても請
求項1記載の発明を適用することができる。メモリとし
てROM等の読出し専用の素子を考えた場合には、第3図
におけるステップ320の処理(メモリの書替え)を省略
する。
V. Modifications of the Invention In the embodiment of the invention described in claim 1, control storage for storing a microprogram is considered as CS 211, but other memories (ROM, RAM, etc.) are also claimed. The invention described in Item 1 can be applied. When a read-only element such as a ROM is considered as the memory, the process of step 320 (rewriting of the memory) in FIG. 3 is omitted.

また、実施例のECCとしては、1ビットエラー訂正,2
ビットエラー検出のものを考えたが、対応するデータを
訂正することができるものであれば何でもよい。
Further, as the ECC of the embodiment, 1-bit error correction, 2
Although a method of detecting a bit error is considered, any method can be used as long as the corresponding data can be corrected.

更に、「I.実施例と第1図との対応関係」において、
請求項1記載の発明と実施例との対応関係を説明してお
いたが、これに限られることはなく、本発明には各種の
変形態様があることは当業者であれば容易に推考できる
であろう。
Further, in "I. Correspondence between the embodiment and FIG. 1",
Although the correspondence between the invention described in claim 1 and the embodiment has been described, the present invention is not limited to this, and those skilled in the art can easily presume that the present invention has various modifications. Will.

〔発明の効果〕〔The invention's effect〕

上述したように、本発明によれば、データにエラーが
発生したときに訂正手段で訂正を行なってデータ保持手
段に格納し、再度エラー検出を行なった結果に応じてエ
ラー発生箇所を判別するようにしたので、エラーがメモ
リで発生したのか、又はメモリ以外の素子で発生したの
かの切り分けを行なうことができる。
As described above, according to the present invention, when an error occurs in data, the data is corrected by the correction means, stored in the data holding means, and the error occurrence location is determined based on the result of the error detection performed again. Therefore, it is possible to determine whether an error has occurred in the memory or an element other than the memory.

【図面の簡単な説明】[Brief description of the drawings]

第1図は請求項1記載の発明の原理ブロック図、 第2図は請求項1記載の発明の誤り訂正方式を適用した
一実施例の構成図、 第3図は実施例の動作説明図、 第4図は従来例の構成図、 第5図は従来例の動作説明図である。 図において、 111はメモリ、 121はデータ保持手段、 131はエラー検出手段、 141は訂正手段、 151は判別手段、 211はCS、 221,261,271はセレクタ、 223はリードデータラッチ、 231はエラー検出部、 241はエラー訂正部、 251はエラー訂正制御部、 253は再実行フラグ、 263はラードデータラッチ、 273はアドレスラッチ、 275はエラーアドレスラッチである。
FIG. 1 is a block diagram of the principle of the invention according to claim 1, FIG. 2 is a configuration diagram of an embodiment to which the error correction method of the invention is applied, FIG. FIG. 4 is a block diagram of a conventional example, and FIG. 5 is an operation explanatory diagram of the conventional example. In the figure, 111 is a memory, 121 is data holding means, 131 is error detecting means, 141 is correcting means, 151 is discriminating means, 211 is CS, 221, 261 and 271 are selectors, 223 is a read data latch, 231 is an error detecting section, 241 Is an error correction unit, 251 is an error correction control unit, 253 is a re-execution flag, 263 is a lard data latch, 273 is an address latch, and 275 is an error address latch.

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】誤り訂正符号を含むデータを格納するメモ
リと、 該メモリから読み出したデータを格納するデータ保持手
段と、 該データ保持手段に格納されたデータのエラー検出を行
なうエラー検出手段と、 前記データ保持手段に格納されたデータの訂正を行な
い、前記データ保持手段に訂正データを格納させる訂正
手段と、 前記エラー検出手段による検出結果に基づいてエラー発
生箇所の判別を行なう判別手段と、 を備え、前記エラー検出手段が前記データ保持手段に格
納されたデータのエラーを検出したとき、前記訂正手段
が訂正したデータを前記データ保持手段に格納させ、該
訂正したデータのエラー検出を前記エラー検出手段で行
い、その検出結果を前記判別手段に与えるように構成し
たことを特徴とする誤り訂正方式。
A memory for storing data including an error correction code; a data holding means for storing data read from the memory; an error detection means for detecting an error in data stored in the data holding means; Correcting means for correcting data stored in the data holding means and storing the corrected data in the data holding means; and determining means for determining an error occurrence location based on a detection result by the error detecting means. When the error detecting means detects an error in the data stored in the data holding means, the data corrected by the correcting means is stored in the data holding means, and the error detection of the corrected data is performed by the error detection. And an error correction method, wherein the detection result is provided to the determination means.
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CN107068194A (en) * 2017-04-20 2017-08-18 聚辰半导体(上海)有限公司 A kind of error correcting coding and corresponding EEPROM applied on EEPROM

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5525812A (en) * 1978-08-08 1980-02-23 Panafacom Ltd Writing system for error correction code
JPS598852B2 (en) * 1979-07-30 1984-02-28 富士通株式会社 Error handling method

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