JPH0756816A - Controller for memory - Google Patents

Controller for memory

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JPH0756816A
JPH0756816A JP5206289A JP20628993A JPH0756816A JP H0756816 A JPH0756816 A JP H0756816A JP 5206289 A JP5206289 A JP 5206289A JP 20628993 A JP20628993 A JP 20628993A JP H0756816 A JPH0756816 A JP H0756816A
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JP
Japan
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data
error
address
memory
bit
Prior art date
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Application number
JP5206289A
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Japanese (ja)
Inventor
Kouichi Shimowada
浩一 下和田
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Yokogawa Electric Corp
Original Assignee
Yokogawa Electric Corp
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Publication date
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Publication of JPH0756816A publication Critical patent/JPH0756816A/en
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Abstract

PURPOSE:To enable normal access from an outside by setting the error flag of an address when one-bit error is detected, writing an address shown at an address pointer in a data part and writing correct data in this address. CONSTITUTION:When one-bit error is detected by an error detecting and correcting circuit 2, an error processing part 4 sets the error flag to an error flag part 13 of a memory 1. Next, an alternate address shown by an address pointer 3 is written in a part, where no error is generated, at a data part 11, the correct data are stored in the alternate address of an alternate area 14, and the value of the address pointer 3 is increased. On the other hand, the error processing circuit 4 outputs the correct data from the error detecting and correcting circuit 2 to the outside. When the error flag is set to the address at the time of access to the memory 1, an error address processing circuit 5 performs access to the alternate area while referring to the alternate address of that address, and the correct data of the alternate address are obtained.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、メモリの制御装置に関
するものであり、更に詳しくは、メモリから読み出した
データにエラーチェックを行い、エラーが発生している
ときはデータを訂正することによって信頼性を向上させ
たメモリの制御装置に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory control device, and more specifically, it performs reliability check by performing an error check on the data read from the memory and correcting the data when an error occurs. The present invention relates to a memory control device having improved performance.

【0002】[0002]

【従来の技術】従来からメモリの信頼性を向上させるた
めの技術としてEDC(ERRORDETECTION
AND CORRECTION)があった。EDCは
次の手順で行う。メモリにデータを書き込む際に、その
データの隣合うビットどうしで排他的論理和をとってチ
ェックデータを生成する。そして、データとチェックデ
ータを連結して同一アドレスに書き込む。このアドレス
からデータとチェックデータを読み出す。読み出したデ
ータに対してチェックデータを生成するときと同様に排
他的論理和の演算を施す。演算の結果得られたデータと
読み出したチェックデータを照合する。照合の結果をも
とに読み出したデータにエラーが発生しているかどうか
を判別する。データに排他的論理和の演算を施している
ことにより、データにエラーがあるときはエラー箇所ま
でも検出できる。EDCの1つにSECDED(SIN
GLE ERROR CORRECTDOUBLE E
RROR DETECT)がある。SECDEDは、1
ビットエラーであればそれを訂正することができ、2ビ
ット以上のエラーの時にはエラーを通知する方式であ
る。SECDEDはハードウェアの構成もそれほど大き
くならず実用に適していることから多く使われている。
しかし、1ビットエラーが発生した同一アドレスにおい
て、異なるビットにエラーが発生すると、そのアドレス
に対しては正常なアクセスが不可能となる。これを解決
するものとして2ビットエラー検出3ビットエラー訂正
のEDCがある。ところが、このEDCではハードウェ
アの構成が大きくなってしまう。
2. Description of the Related Art Conventionally, EDC (ERROR DETECTION) has been used as a technique for improving the reliability of a memory.
AND CORRECTION) was there. EDC is performed in the following procedure. When writing data to the memory, check data is generated by taking an exclusive OR between adjacent bits of the data. Then, the data and the check data are linked and written to the same address. The data and check data are read from this address. The exclusive OR operation is performed on the read data as in the case of generating the check data. The data obtained as a result of the calculation is compared with the read check data. Based on the result of collation, it is determined whether an error has occurred in the read data. By performing the exclusive OR operation on the data, when there is an error in the data, even the error location can be detected. One of EDC is SECDED (SIN
GLE ERROR CORRECT DOUBLE E
RROR DETECT). SECDED is 1
This is a method of correcting a bit error, and notifying the error when there are two or more bits. SECDED is widely used because its hardware configuration is not so large and it is suitable for practical use.
However, if an error occurs in a different bit in the same address where a 1-bit error occurs, normal access to that address becomes impossible. As a solution to this, there is EDC for 2-bit error detection and 3-bit error correction. However, this EDC requires a large hardware configuration.

【0003】[0003]

【発明が解決しようとする課題】本発明は上述した問題
点を解決するためになされたものであり、同一アドレス
内にあるデータの異なるビットでエラーが起こっても外
部からは正常なアクセスが可能なメモリの制御装置をハ
ードウェア構成を大きくすることなく実現することを目
的とする。
SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and normal access from the outside is possible even if an error occurs in different bits of data within the same address. It is an object of the present invention to realize a control device for various memories without increasing the hardware configuration.

【0004】[0004]

【課題を解決するための手段】本発明は、メモリから読
み出したデータにエラーチェックを行い、エラーが発生
しているときはデータを訂正するメモリの制御装置にお
いて、データそのものを記憶するデータ部と、データの
1ビットエラーの検出用データ及びデータの1ビットエ
ラーの訂正用データを記憶するECCデータ部と、過去
における1ビットエラーの有無を示すエラーフラグを記
憶するエラーフラグ部と、1ビットエラーが発生したデ
ータを訂正したデータを格納する代替領域とからなるメ
モリと、このメモリのデータ部及びECCデータ部から
読み出した内容をもとに、1ビットエラーを検出したと
きは、データを訂正するエラー検出訂正回路と、訂正し
たデータの格納先のアドレスを示し、このアドレスは前
記代替領域内のアドレスであるアドレスポインタと、前
記エラー検出訂正回路が1ビットエラーを検出したとき
に、前記メモリのエラーフラグ部にエラーフラグをセッ
トし、データ部に前記アドレスポインタが示すアドレス
を書き込み、このアドレスにアクセスして訂正したデー
タを書き込み、アドレスポインタの値を増加させるエラ
ー処理回路と、前記メモリからデータを読み出すときに
エラーフラグ部にエラーフラグがセットされていれば、
データ部に書き込まれたアドレスにアクセスし、このア
ドレスに格納されたデータを正しいデータとして出力す
るエラーアドレス処理回路と、を具備したことを特徴と
するメモリの制御装置である。
SUMMARY OF THE INVENTION According to the present invention, in a memory controller for performing error check on data read from a memory and correcting the data when an error occurs, a data section for storing the data itself is provided. , An ECC data part that stores data for detecting a 1-bit error of data and data for correcting a 1-bit error of the data, an error flag part that stores an error flag indicating the presence or absence of a 1-bit error in the past, and a 1-bit error When a 1-bit error is detected, the data is corrected on the basis of the memory composed of the alternative area for storing the data obtained by correcting the generated data and the contents read from the data part and the ECC data part of the memory. It shows the error detection and correction circuit and the address of the corrected data storage destination. This address is the address in the alternate area. Address pointer and the error detection / correction circuit detects a 1-bit error, an error flag is set in the error flag part of the memory, the address indicated by the address pointer is written in the data part, and this address is written to this address. If an error flag is set in the error flag portion when reading data from the memory, an error processing circuit that accesses and corrects data and writes the value of the address pointer is increased.
An error address processing circuit for accessing an address written in a data section and outputting the data stored at this address as correct data.

【0005】[0005]

【作用】このような本発明では、メモリに対して読み出
しを行ったときに、読み出しを行ったアドレスで1ビッ
トエラーが検出されると、このアドレスのエラーフラグ
をセットし、データ部にアドレスポインタに示されたア
ドレスを書き込み、このアドレスに正しいデータを書き
込み、アドレスポインタの値を増加させる。読み出しを
行ったアドレスにエラーフラグがセットされていれば、
このアドレスのデータ部から読みとったアドレスを参照
して、このアドレスをアクセスして正しいデータを読み
とり出力する。
According to the present invention, when a 1-bit error is detected at the read address when the memory is read, the error flag of this address is set and the address pointer is set in the data section. Write the address shown in, write the correct data to this address, and increment the value of the address pointer. If the error flag is set at the read address,
By referring to the address read from the data portion of this address, this address is accessed to read and output correct data.

【0006】[0006]

【実施例】以下、図面を用いて本発明を説明する。図1
は本発明の一実施例を示した構成図である。図1におい
て、1はメモリであり、1つのアドレスに対してデータ
部11、ECCデータ部12、エラーフラグ部13及び
代替領域14がそれぞれ設けられている。データ部11
にはデータそのものが記憶される。ECCデータ部12
にはデータの1ビットエラーの検出用データと、データ
の1ビットエラーの訂正用データが記憶される。1ビッ
トエラーの検出用データと1ビットエラーの訂正用デー
タは前述したSECDEDを行うためのデータである。
エラーフラグ部13には過去において1ビットエラーが
発生したかどうかを示すエラーフラグが記憶される。代
替領域14には1ビットエラーが発生したデータを訂正
したデータが格納される。2はエラー検出訂正回路で、
メモリ1のデータ部11及びECCデータ部12から読
み出した内容をもとに、1ビットエラーを検出したとき
は、データを訂正する。エラー検出訂正回路2は、1ビ
ットエラーを検出したことを知らせるエラー信号ERR
と、訂正した正しいデータを出力する。3はアドレスポ
インタで、訂正したデータ(正しいデータ)の格納先の
アドレス(代替アドレス)を示す。代替アドレスは代替
領域14内のアドレスである。4はエラー処理回路で、
エラー検出訂正回路2において1ビットエラーが検出さ
れ、ERR信号が与えられると、メモリ1のエラーフラ
グ部13にエラーフラグをセットし、データ部11のエ
ラーが生じていない部分にアドレスポインタ3が示す代
替アドレスを書き込み、代替領域14内の代替アドレス
に正しいデータを格納し、アドレスポインタ3の値を増
加させる。また、エラー処理回路4はエラー検出訂正回
路2から与えられた正しいデータを外部に出力する。こ
のデータが出力データとなる。5はエラーアドレス処理
回路で、メモリ1にアクセスしたときに、アクセスした
アドレスにあるエラーフラグ部にエラーフラグがセット
されていれば、そのアドレスのデータ部に書き込まれた
代替アドレスを参照して代替領域にアクセスし、代替ア
ドレスに格納された正しいデータを出力する。このデー
タが出力データとなる。なお、代替アドレスに正しいデ
ータを書き込んだ後に、書き込んだデータについて、エ
ラーを起こしたビットと異なるビットに1ビットエラー
が発生したときは、代替アドレスにあるデータ部に新た
な代替アドレスを書き込み、新たな代替アドレスに訂正
したデータを書き込む。このように1ビットエラーが発
生する毎に新たに代替アドレスを割り当てて訂正したデ
ータを書き込んでいく。
DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to the drawings. Figure 1
FIG. 1 is a configuration diagram showing an embodiment of the present invention. In FIG. 1, reference numeral 1 denotes a memory, and a data section 11, an ECC data section 12, an error flag section 13, and a substitute area 14 are provided for each address. Data part 11
The data itself is stored in. ECC data section 12
Stores 1-bit error detection data of data and 1-bit error correction data of data. The 1-bit error detection data and the 1-bit error correction data are the data for performing the SECDED described above.
The error flag portion 13 stores an error flag indicating whether or not a 1-bit error has occurred in the past. Data obtained by correcting data in which a 1-bit error has occurred is stored in the alternative area 14. 2 is an error detection and correction circuit,
When a 1-bit error is detected based on the contents read from the data section 11 and the ECC data section 12 of the memory 1, the data is corrected. The error detection / correction circuit 2 notifies the error signal ERR that a 1-bit error is detected.
And the corrected correct data is output. Reference numeral 3 is an address pointer, which indicates an address (alternative address) of a storage destination of corrected data (correct data). The alternative address is an address in the alternative area 14. 4 is an error processing circuit,
When a 1-bit error is detected in the error detection / correction circuit 2 and an ERR signal is given, an error flag is set in the error flag part 13 of the memory 1, and the address pointer 3 indicates the part of the data part 11 where no error has occurred. The alternative address is written, correct data is stored in the alternative address in the alternative area 14, and the value of the address pointer 3 is increased. Further, the error processing circuit 4 outputs the correct data given from the error detection / correction circuit 2 to the outside. This data becomes the output data. Reference numeral 5 denotes an error address processing circuit which, when the memory 1 is accessed, if an error flag is set in the error flag part at the accessed address, substitutes by referring to the alternative address written in the data part of the address. Access the area and output the correct data stored at the alternate address. This data becomes the output data. After writing correct data to the alternate address, if a 1-bit error occurs in a bit different from the error bit in the written data, write a new alternate address in the data section at the alternate address, and Write the corrected data to another alternate address. In this way, every time a 1-bit error occurs, a new alternative address is assigned and the corrected data is written.

【0007】このように構成した装置の動作を説明す
る。図2は動作手順を示したフローチャートである。図
2において、メモリに対して読み出しを行ったときに、
読み出しを行ったアドレスにエラーフラグがセットされ
ていれば、このアドレスのデータ部から読みとった代替
アドレスを参照して、代替アドレスをアクセスして正し
いデータを読みとり出力する。読み出しを行ったアドレ
スにエラーフラグがセットされていないが、1ビットエ
ラーが検出されていれば、このアドレスにエラーフラグ
をセットし、データ部にアドレスポインタに示された代
替アドレスを書き込む。そして、正しいデータをコピー
して代替アドレスに書き込み、アドレスポインタの値を
増加させる。この正しいデータは外部に出力する。読み
出しを行ったアドレスで2ビット以上のエラーが検出さ
れたときは、エラーを通知して処理を終了する。読み出
しを行ったアドレスでエラーフラグがセットされていな
くて、何もエラーが検出されていなければそのままデー
タを出力する。このようにしてエラーの種類に応じた処
理を行う。
The operation of the thus constructed apparatus will be described. FIG. 2 is a flowchart showing the operation procedure. In FIG. 2, when reading out from the memory,
If the error flag is set in the read address, the alternative address read from the data section of this address is referenced, the alternative address is accessed, and correct data is read and output. If the error flag is not set in the read address but a 1-bit error is detected, the error flag is set in this address and the alternative address indicated by the address pointer is written in the data part. Then, the correct data is copied and written in the alternative address, and the value of the address pointer is increased. This correct data is output to the outside. When an error of 2 bits or more is detected at the read address, the error is notified and the process ends. If the error flag is not set at the read address and no error is detected, the data is output as it is. In this way, processing is performed according to the type of error.

【0008】[0008]

【発明の効果】本発明によれば、メモリへアクセスした
ときに1ビットエラーを検出すると、エラーを起こした
アドレスのデータを訂正して他のエラーのない代替アド
レスに退避させ、エラーを起こしたアドレスの一部には
退避先のアドレスを書き込んでいる。退避先のアドレス
に書き込んだデータについて、以前エラーを起こしたビ
ットと異なるビットに1ビットエラーが起こったとき
は、新たな代替アドレスを割り当てて訂正したデータを
別の場所へ再度退避させる。これによって、1ビット以
内のエラーであれば、同一アドレス内の異なるビットで
エラーが起こっても、代替アドレスを読み出すことがで
きる限り、メモリに対して正常にアクセスすることがで
きる。また、2ビットエラー訂正3ビットエラー検出の
EDCでは、各アドレスについて4〜8ビットのチェッ
クデータが必要であるのに対し、本発明では数バイトの
代替用のメモリと各アドレスについて1ビットの記憶領
域だけが必要であるため、小規模なハードウェア構成で
メモリの信頼性を向上させることができる。以上説明し
たように本発明によれば、同一アドレス内にあるデータ
の異なるビットでエラーが起こっても外部からは正常な
アクセスが可能なメモリの制御装置をハードウェア構成
を大きくすることなく実現することができる。
According to the present invention, when a 1-bit error is detected when a memory is accessed, the data of the address in which the error occurred is corrected and saved in another alternative address having no error to cause the error. The save destination address is written in a part of the address. When a 1-bit error occurs in a bit different from the bit in which the error has occurred in the data written in the save destination address, a new alternative address is assigned and the corrected data is saved again in another place. As a result, if the error is within 1 bit, even if the error occurs in different bits within the same address, the memory can be normally accessed as long as the alternative address can be read. Further, in the EDC for 2-bit error correction and 3-bit error detection, 4 to 8 bits of check data are required for each address, whereas in the present invention, several bytes of alternate memory and 1 bit of storage for each address are stored. Since only the area is required, the reliability of the memory can be improved with a small hardware configuration. As described above, according to the present invention, even if an error occurs in different bits of data in the same address, a memory control device that can be normally accessed from the outside can be realized without increasing the hardware configuration. be able to.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の一実施例を示した構成図である。FIG. 1 is a configuration diagram showing an embodiment of the present invention.

【図2】図1の装置の動作手順を示したフローチャート
である。
FIG. 2 is a flowchart showing an operation procedure of the apparatus of FIG.

【符号の説明】 1 メモリ 11 データ部 12 ECCデータ部 13 エラーフラグ部 14 代替領域 2 エラー検出訂正回路 3 アドレスポインタ 4 エラー処理回路 5 エラーアドレス処理回路[Description of Codes] 1 memory 11 data section 12 ECC data section 13 error flag section 14 alternative area 2 error detection and correction circuit 3 address pointer 4 error processing circuit 5 error address processing circuit

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】 メモリから読み出したデータにエラーチ
ェックを行い、エラーが発生しているときはデータを訂
正するメモリの制御装置において、 データそのものを記憶するデータ部と、データの1ビッ
トエラーの検出用データ及びデータの1ビットエラーの
訂正用データを記憶するECCデータ部と、過去におけ
る1ビットエラーの有無を示すエラーフラグを記憶する
エラーフラグ部と、1ビットエラーが発生したデータを
訂正したデータを格納する代替領域とからなるメモリ
と、 このメモリのデータ部及びECCデータ部から読み出し
た内容をもとに、1ビットエラーを検出したときは、デ
ータを訂正するエラー検出訂正回路と、 訂正したデータの格納先のアドレスを示し、このアドレ
スは前記代替領域内のアドレスであるアドレスポインタ
と、 前記エラー検出訂正回路が1ビットエラーを検出したと
きに、前記メモリのエラーフラグ部にエラーフラグをセ
ットし、データ部に前記アドレスポインタが示すアドレ
スを書き込み、このアドレスにアクセスして訂正したデ
ータを書き込み、アドレスポインタの値を増加させるエ
ラー処理回路と、 前記メモリからデータを読み出すときにエラーフラグ部
にエラーフラグがセットされていれば、データ部に書き
込まれたアドレスにアクセスし、このアドレスに格納さ
れたデータを正しいデータとして出力するエラーアドレ
ス処理回路と、を具備したことを特徴とするメモリの制
御装置。
1. A data controller for storing data itself and detection of a 1-bit error in the data, in a memory controller for performing error check on the data read from the memory and correcting the data when an error occurs. Data and an ECC data part that stores data for correcting a 1-bit error, an error flag part that stores an error flag indicating the presence or absence of a 1-bit error in the past, and data in which data in which a 1-bit error has occurred is corrected A memory composed of an alternative area for storing the data and an error detection / correction circuit for correcting the data when a 1-bit error is detected based on the contents read from the data part and the ECC data part of the memory, and Indicates the address of the data storage destination, which is the address in the alternate area. And the error detection and correction circuit detects a 1-bit error, an error flag is set in the error flag part of the memory, the address indicated by the address pointer is written in the data part, and this address is accessed to correct it. An error processing circuit that writes the data that has been written and increases the value of the address pointer, and if the error flag is set in the error flag section when reading the data from the memory, the address written in the data section is accessed, and An error address processing circuit for outputting data stored at an address as correct data, and a memory control device.
JP5206289A 1993-08-20 1993-08-20 Controller for memory Pending JPH0756816A (en)

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