JPH03290745A - Memory error detecting/correcting method - Google Patents

Memory error detecting/correcting method

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JPH03290745A
JPH03290745A JP2092030A JP9203090A JPH03290745A JP H03290745 A JPH03290745 A JP H03290745A JP 2092030 A JP2092030 A JP 2092030A JP 9203090 A JP9203090 A JP 9203090A JP H03290745 A JPH03290745 A JP H03290745A
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JP
Japan
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memory
parity
bit
error
parity check
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Pending
Application number
JP2092030A
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Japanese (ja)
Inventor
Motohisa Miyao
宮尾 元久
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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Abstract

PURPOSE:To correct a memory error with application of a parity check system by usually performing the horizontal parity check to the memory read data and then carrying out the vertical parity check only when a parity error is detected. CONSTITUTION:A memory 11 is logically divided into blocks BL0 - BLN-1 in the address direction, and a parity bit is added to each block in both horizontal and vertical directions. In a read access state of the memory 11, the horizontal parity check is carried out. If a parity error is detected in the horizontal parity check, the vertical parity check is carried out to the corresponding block. If a parity error is detected in the vertical parity check, the bit position shows a position of an error bit in the word data received a memory read access. Thus the error is easily corrected on the basis of the parity check.

Description

【発明の詳細な説明】 [発明の目的] (産業上の利用分野) この発明は、メモリの改良されたエラー検出・訂正方法
に関する。
DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Field of Industrial Application) This invention relates to an improved error detection and correction method for memory.

(従来の技術) メモリのエラー検出方法として、従来より、■各ワード
データ毎にパリティビットを付加してパリティチェック
を行い、エラー検出のみを行う方法と、■ECC(エラ
ー検出・訂正)用のチエツクビットを付加し、1ビツト
のエラーの検出・訂正および2ビツト以上のエラーの検
出を行う方法とが知られていた。
(Prior art) As methods for detecting errors in memory, there are conventionally two methods: ■ A method in which a parity bit is added to each word of data and a parity check is performed to perform only error detection, and ■ A method for error detection and correction (ECC). A method is known in which a check bit is added to detect and correct errors of one bit and errors of two or more bits.

(発明が解決しようとする課題) 上記した従来のエラー検出方法では、例えば■の方法で
あればエラー検出のみでエラー訂正ができないという欠
点があり、■の方法であれば1ビツトエラーの訂正は行
えるものの、エラー検出・訂正回路が複雑となるという
欠点があった。
(Problem to be Solved by the Invention) The conventional error detection methods described above have the disadvantage that, for example, method (■) only detects errors but cannot correct errors, whereas method (■) can correct 1-bit errors. However, the drawback was that the error detection and correction circuitry was complicated.

この発明は上記事情に鑑みてなされたものでその目的は
、パリティチェックを基本としながらエラー訂正が簡単
に行えるメモリエラー検出・訂正方法に関する。
The present invention has been made in view of the above circumstances, and its purpose is to relate to a memory error detection/correction method that is based on parity checking and allows for easy error correction.

[発明の構成] (課題を解決するための手段) この発明は、水平方向に(各ワードデータ毎に)パリテ
ィビット(第1のパリティビット)が付加されるメモリ
をアドレス方向に複数のブロックに分割し、各ブロック
の垂直方向に(各ビット位置毎に)パリティビット(第
2のパリティビット)を付加し、メモリリードアクセス
時には、リードしたワードデータを対象とする水平方向
のパリティチェック(第1のパリティチェック)を行い
、パリティエラーが検出された場合には、対応するワー
ドデータが存在するブロックの各ビット位置毎の垂直方
向のパリティチェック(第2のパリティチェック)を行
い、水平方向でエラーのあったワードデータのうち、垂
直方向でエラーのあったビット位置のビットデータを反
転して訂正するようにしたことを特徴とするものである
[Structure of the Invention] (Means for Solving the Problems) This invention provides a memory in which a parity bit (first parity bit) is added horizontally (for each word data) into a plurality of blocks in the address direction. A parity bit (second parity bit) is added to each block in the vertical direction (for each bit position), and at the time of memory read access, a horizontal parity check (first parity bit) is performed on the read word data. If a parity error is detected, a vertical parity check (second parity check) is performed for each bit position of the block where the corresponding word data exists, and an error is detected in the horizontal direction. This method is characterized in that the bit data at the bit position where an error occurred in the vertical direction is inverted and corrected among the word data where there was an error.

(作 用) この発明においては、メモリをアドレス方向(垂直方向
)に論理的に複数のブロックに分割し、水平方向以外に
垂直方向にも各ブロック毎にパリティビットが付加され
る。そして、このようなメモリに対するメモリリードア
クセス時には、従来と同様に水平方向のパリティチェッ
クが行われる。
(Function) In this invention, the memory is logically divided into a plurality of blocks in the address direction (vertical direction), and parity bits are added to each block not only in the horizontal direction but also in the vertical direction. At the time of memory read access to such a memory, a horizontal parity check is performed as in the past.

この水平方向パリティチェックでパリティエラーが検出
されると、今度は対応するブロックの垂直方向のパリテ
ィチェックが行われる。この垂直方向パリティチェック
でパリティエラーが検出されるビット位置は、メモリリ
ードアクセスされたワードデータのうちのエラービット
の位置を示す。
If a parity error is detected in this horizontal parity check, then a vertical parity check of the corresponding block is performed. The bit position where a parity error is detected in this vertical parity check indicates the position of the error bit in the word data accessed for memory read access.

したがって、水平方向でエラーのあったワードデータの
うち、垂直方向でエラーのあったビット位置のビットデ
ータを反転することにより、エラー訂正が行える。
Therefore, error correction can be performed by inverting the bit data at the bit position where an error occurs in the vertical direction among the word data where an error occurs in the horizontal direction.

(実施例) 第1図はこの発明を適用するデータ処理装置の一実施例
を示すブロック構成図である。同図において、11は各
種プログラム、データ等を格納するための2 armワ
ード×8ビット(+1パリテイピツト)のメモリである
。メモリ11はn+mビットのメモリアドレスによりア
ドレッシングされる。
(Embodiment) FIG. 1 is a block diagram showing an embodiment of a data processing apparatus to which the present invention is applied. In the figure, numeral 11 is a 2 arm word x 8 bit (+1 parity pit) memory for storing various programs, data, etc. The memory 11 is addressed by an n+m bit memory address.

メモリ11の各ワードデータには従来と同様にパリティ
ビットが付されている。即ちメモリ11においては、水
平方向の8ビツトについて1ビツトのパリティビット(
水平方向パリティビット)が付加される。ここで、下位
mビットの値がi  (i−Q〜M−1、但しM−2”
)となる(n 十mビットの)メモリアドレスで示され
るメモリ11のワードデータに付加されるパリティビッ
トをHPiで表わす。メモリ11は、論理的にアドレス
方向(垂直方向)にN等分(N−2”)されてサイズが
Mの(即ちMワードの)N個のブロックBLo〜BL、
、に分割される。本実施例では、各ブロックBL、(j
−0〜N−1)毎に、垂直方向のMビットについて1ビ
ツトのパリティビット(垂直方向パリティビット)を付
加するようにしている。
A parity bit is attached to each word data in the memory 11 as in the conventional case. That is, in the memory 11, one parity bit (
Horizontal parity bit) is added. Here, the value of the lower m bits is i (i-Q~M-1, where M-2"
) The parity bit added to the word data in the memory 11 indicated by the memory address (n 10 m bits) is represented by HPi. The memory 11 is logically divided into N equal parts (N-2'') in the address direction (vertical direction) and has N blocks BLo to BL of size M (that is, M words).
, is divided into. In this embodiment, each block BL, (j
-0 to N-1), one parity bit (vertical parity bit) is added for M bits in the vertical direction.

ここで、ブロックBL、のビットk (k−0〜7)の
垂直方向パリティビットをVPkで表わす。
Here, the vertical parity bit of bit k (k-0 to k-7) of block BL is represented by VPk.

12は各ブOツクB L o −B L N−1毎のそ
れぞれビット0〜ビツト7のパリティビットVPo〜■
P7を、(対応ブロックを指定する)ブロックアドレス
(メモリアドレスの上位nビット)に対応させて格納す
るための垂直パリティビットメモリ (以下、■Pメモ
リと称する)、13はメモリ11に対するメモリリード
アクセスにより同メモリ11から読出されるメモリリー
ドデータのパリティチェックを行うパリティチェック回
路(以下、PC回路と称する)である。PC回路13は
、パリティエラー検出時に、次に述べるCPU14に対
する割込み信号INTを発生するようになっている。1
4は装置全体を制御するCPUである。このCPU14
は、メモリ11へのメモリライトアクセス時にはvPメ
モリ12内の垂直パリティビット(VPビット)更新処
理を行い、PC回路13から割込み信号INTが発生さ
れた場合にはエラー検出されたメモリデータに対するエ
ラー訂正処理を行うようになっている。
12 are parity bits VPo~■ of bits 0 to 7 of each block BLO-BLN-1.
Vertical parity bit memory (hereinafter referred to as ■P memory) for storing P7 in correspondence with the block address (upper n bits of the memory address) (specifying the corresponding block), 13 is a memory read access to the memory 11 This is a parity check circuit (hereinafter referred to as a PC circuit) that performs a parity check of memory read data read from the memory 11 by the following. The PC circuit 13 is designed to generate an interrupt signal INT to the CPU 14, which will be described below, when a parity error is detected. 1
4 is a CPU that controls the entire device. This CPU14
performs processing to update the vertical parity bit (VP bit) in the vP memory 12 at the time of memory write access to the memory 11, and performs error correction for memory data in which an error has been detected when an interrupt signal INT is generated from the PC circuit 13. It is designed to be processed.

第2図はvPビット更新処理の手順を示すフローチャー
ト、第3図はエラー訂正処理の手順を示すフローチャー
トである。
FIG. 2 is a flowchart showing the procedure for vP bit update processing, and FIG. 3 is a flowchart showing the procedure for error correction processing.

次に、第1図の構成の動作を、第2図および第3図のフ
ローチャートを参照して説明する。なお、本実施例では
、奇数パリティ方式を適用するものとする。
Next, the operation of the configuration shown in FIG. 1 will be explained with reference to the flowcharts shown in FIGS. 2 and 3. Note that in this embodiment, an odd parity method is applied.

まず、メモリ11が全て“0”にクリアされている初期
状態では、vPメモリ12の内容も全て“0”にクリア
されている。このような状態で、メモリ11に対するメ
モリライトアクセス要求が発生すると、メモリライトア
クセスに先立って、メモリライト先のメモリデータの読
出しが行われる(第2図ステップ52)。CPU14は
、メモリ11から読出されたメモリライト先のメモリデ
ータと、これからメモリ11に書込まれるメモリライト
データとの間で、各ビットO〜7毎に排他的論理和(以
下、EXORと称する)をとる(第2図ステップ52)
。この各ビット毎のEXOR結果は、メモリライトによ
って対応ビットが実質的に書替えられるか(“1゛の場
合)否か(“0”の場合)を示す。
First, in an initial state where the memory 11 is all cleared to "0", the contents of the vP memory 12 are also all cleared to "0". When a memory write access request to the memory 11 is generated in such a state, the memory data at the memory write destination is read out prior to the memory write access (step 52 in FIG. 2). The CPU 14 performs an exclusive OR (hereinafter referred to as EXOR) for each bit 0 to 7 between the memory data read from the memory 11 at the memory write destination and the memory write data to be written to the memory 11 from now on. (Step 52 in Figure 2)
. The EXOR result for each bit indicates whether the corresponding bit is substantially rewritten by the memory write (in the case of "1") or not (in the case of "0").

さて、メモリ11に対するメモリアドレスの上位nビッ
ト、即ちブロックアドレスはVPメモリ12に対するア
ドレスとして用いられる。これにより、メモリライト先
が属するブロックの垂直方向パリティビットV P o
 ’= V P 7が、vPメモリ12から読出される
。CP−U 14はステップS2によって得られた各ビ
ット0〜7毎のEXOR結果をマスクデータとして、v
Pメモリ12から読出された垂直方向パリティビットv
po−vp、のうち、EXOR結果が“1”となるビッ
ト位置のパリティビット (VPビット)を反転し、V
Pメモリ12の元の位置に書き戻す(第2図ステップS
3)。
Now, the upper n bits of the memory address for the memory 11, ie, the block address, are used as the address for the VP memory 12. As a result, the vertical parity bit V P o of the block to which the memory write destination belongs
'=V P 7 is read from the vP memory 12 . The CPU-U 14 uses the EXOR result for each bit 0 to 7 obtained in step S2 as mask data, and
Vertical parity bit v read from P memory 12
po-vp, the parity bit (VP bit) at the bit position where the EXOR result is “1” is inverted, and V
Write back to the original location in the P memory 12 (Step S in Figure 2)
3).

これにより、メモリライト先が属するブロックの垂直方
向パリティビットVPO−vp7が、同じブロックのメ
モリライト後のメモリ11の各ビット毎の垂直方向のビ
ットデータに対応するように更新される。
As a result, the vertical parity bit VPO-vp7 of the block to which the memory write destination belongs is updated to correspond to the vertical bit data of each bit of the memory 11 after the memory write of the same block.

次に、メモリリードアクセス時にパリティエラーが検出
された場合のエラー訂正処理について説明する。
Next, error correction processing when a parity error is detected during memory read access will be described.

まず、メモリ11に対するメモリリードアクセス要求が
発生し、n+mビットのメモリアドレスで指定される8
ビツトメモリデータがメモリ11から読出されたものと
する。このとき、メモリデータに付されている水平方向
のパリティビットHPI  (0≦1≦M−1)も同時
に読出される。
First, a memory read access request to the memory 11 is generated, and the 8
Assume that bit memory data is read from memory 11. At this time, the horizontal parity bit HPI (0≦1≦M-1) attached to the memory data is also read out at the same time.

PC回路13は、メモリ11から読出された8ビツトメ
モリデータおよびそのパリティビットHP lにより、
周知のパリティチェックを行い、パリティエラー(ここ
では奇数ビットにエラーがある場合)を検出した場合に
はCPU14に対する割込み信号INTを発生する。
The PC circuit 13 uses the 8-bit memory data read from the memory 11 and its parity bit HPl,
A well-known parity check is performed, and if a parity error (in this case, there is an error in an odd numbered bit) is detected, an interrupt signal INT to the CPU 14 is generated.

CPU14は、メモリリードアクセス時にPC回路13
からの割込み信号INTを受けると、メモリ11から、
パリティエラーとなった現メモリアドレスが属するブロ
ック(以下、現ブロックと称する)BL、(0≦j≦N
−1)の先頭のメモリデータ(8ピント)をリードしく
第3図ステップ511)、内部レジスタ(図示せず)に
保持する(第3図ステップ512)。続いてCPU14
は、現ブロックBL、の次のアドレスのメモリデータを
メモリ11からリードする(第3図ステップ513)。
The CPU 14 uses the PC circuit 13 during memory read access.
When receiving the interrupt signal INT from the memory 11,
The block to which the current memory address that caused the parity error belongs (hereinafter referred to as the current block) BL, (0≦j≦N
-1) is read (step 511 in FIG. 3) and held in an internal register (not shown) (step 512 in FIG. 3). Then CPU14
reads the memory data at the next address of the current block BL from the memory 11 (step 513 in FIG. 3).

モしてCPU14は、ステップ313で読出したメモリ
データと、内部レジスタの保持データとの間で、対応ビ
ット毎のEXORをとり(第3図ステップS 14 )
 、内部レジスタの保持データをビット毎のEXOR結
果に置換える(第3図ステップ515)。CPU14は
、上記ステップ513〜515の処理を、現ブロックB
L、の最後のメモリデータまで繰返す。やがて、現ブロ
ックBL、の最後のメモリデータについての処理が終了
すると、そのときの内部レジスタの保持データは、現ブ
ロックBL、のメモリデータ群に対する各ビット位置毎
の垂直方向のパリティピットを示すことになる。
Then, the CPU 14 performs EXOR for each corresponding bit between the memory data read in step 313 and the data held in the internal register (step S14 in FIG. 3).
, replaces the data held in the internal register with the EXOR result for each bit (step 515 in FIG. 3). The CPU 14 performs the processing of steps 513 to 515 on the current block B.
Repeat until the last memory data of L. Eventually, when the processing of the last memory data of the current block BL is completed, the data held in the internal register at that time indicates the vertical parity pit for each bit position for the memory data group of the current block BL. become.

CPU14は現ブロックBL、の最後のメモリデータに
ついて処理が終了したことを判断すると(第3図ステッ
プ516)、現ブロックBL、に対応するVPメモリ1
2のj番地の8ビツトデータVP0〜vP7をリードす
る(第3図ステップ517)。次にCPU14は、vp
メモリ12からリードしたvPo−VP7と内部レジス
タの8ビツト保持データとを、対応ビット毎に比較する
ことで、現ブロックBL、における各ビット0〜7毎の
垂直方向のパリティチェックを行う(第3図ステップ5
18)。明らかなように、論理値が一致しないビット位
置の存在は、現ブロックBL、における該当ビット位置
で垂直方向のパリティエラーが発生していることを示す
。そこでCPU14は、水平方向のパリティエラーとな
った8ビツトのメモリリードデータのうち、上記ステッ
プS1gで垂直方向のパリティエラーか検出されたビッ
ト位置のビットデータを反転して、エラー訂正を行う(
第3図ステップ819)。このようにして、水平方向の
奇数ビットのエラーは、対応するブロックBL、内の各
ビット位置毎の垂直方向パリティチェックにより、全て
訂正可能となる。例えば、メモリ11の1番地のメモリ
データを読出してそのパリティビットHP、を用いたパ
リティチェックでエラーとなり、次に1番地が属するブ
ロックBL、における垂直方向のパリティチェックによ
り、垂直方向パリティビットVPI、VP2゜VP、に
対応するビット1,2.7でエラーとなった場合には、
メモリ11の1番地のメモリデータのビット1,2.7
を反転することでエラー訂正が行える。
When the CPU 14 determines that processing has been completed for the last memory data of the current block BL (step 516 in FIG. 3), the CPU 14 stores the VP memory 1 corresponding to the current block BL.
The 8-bit data VP0 to vP7 at address j of No. 2 is read (step 517 in FIG. 3). Next, the CPU 14
By comparing the vPo-VP7 read from the memory 12 and the 8-bit data held in the internal register for each corresponding bit, a vertical parity check is performed for each bit 0 to 7 in the current block BL (third Figure step 5
18). As is clear, the existence of a bit position where the logical values do not match indicates that a vertical parity error has occurred at the corresponding bit position in the current block BL. Therefore, the CPU 14 performs error correction by inverting the bit data at the bit position where a vertical parity error was detected in step S1g, among the 8-bit memory read data in which a horizontal parity error occurred.
FIG. 3 step 819). In this way, all odd-numbered bit errors in the horizontal direction can be corrected by performing a vertical parity check for each bit position in the corresponding block BL. For example, if the memory data at address 1 of the memory 11 is read and a parity check using its parity bit HP results in an error, then a vertical parity check in block BL to which address 1 belongs results in vertical parity bit VPI, If an error occurs in bits 1 and 2.7 corresponding to VP2゜VP,
Bits 1, 2.7 of memory data at address 1 of memory 11
Error correction can be performed by reversing the .

なお、前記実施例では、メモリのエラー検出・訂正につ
いて説明したが、ディスクや磁気テープなどの外部記憶
媒体の記憶データを対象とするエラー検出・訂正にも応
用可能である。
In the above embodiments, error detection and correction of memory has been described, but the present invention can also be applied to error detection and correction of data stored in external storage media such as disks and magnetic tapes.

[発明の効果J 以上詳述したようにこの発明によれば、通常は従来と同
様にメモリリードデータに対して水平方向のみのパリテ
ィチェックを行い、パリティエラが検出された場合だけ
、該当ブロックの垂直方向のパリティチェックを実行す
ることにより、メモリリードデータのうちのどのビット
がエラーなのかが垂直方向のパリティチェックの結果で
示されるようになり、この垂直方向のパリティチェック
の結果に従って水平方向のパリティチェックでエラーの
あったメモリデータの該当ビットを反転することで、エ
ラー訂正が行える。即ち、この発明によれば、構成が簡
単なパリティチェック方式を適用しながら、エラー訂正
も行うことができる。
[Effect of the Invention J As detailed above, according to the present invention, the parity of the memory read data is normally checked only in the horizontal direction as in the past, and only when a parity error is detected, the parity is checked in the vertical direction of the corresponding block. By performing a parity check in the vertical direction, the result of the vertical parity check indicates which bit of the memory read data is in error, and the parity in the horizontal direction is determined according to the result of the vertical parity check. Error correction can be performed by inverting the relevant bits of memory data that have errors during the check. That is, according to the present invention, error correction can be performed while applying a parity check method with a simple configuration.

【図面の簡単な説明】[Brief explanation of drawings]

第1図はこの発明を適用するデータ処理装置の一実施例
を示すブロック構成図、第2図は同実施例における垂直
パリティビット更新処理の手順を示すフローチャート、
第3図は同実施例におけるエラー訂正処理の手順を示す
フローチャートである。 11・・・メモリ、12・・・VPメモリ(垂直パリテ
ィビットメモリ)、13・・・PC回路(パリティチェ
ック回路)、14・・・CPU0
FIG. 1 is a block configuration diagram showing an embodiment of a data processing device to which the present invention is applied, and FIG. 2 is a flowchart showing the procedure of vertical parity bit update processing in the embodiment.
FIG. 3 is a flowchart showing the procedure of error correction processing in the same embodiment. 11...Memory, 12...VP memory (vertical parity bit memory), 13...PC circuit (parity check circuit), 14...CPU0

Claims (1)

【特許請求の範囲】[Claims]  各ワードデータ毎に第1のパリテイビットが付加され
るメモリをアドレス方向に複数のブロックに分割し、各
ブロックについて、そのブロック内の同一ビット位置の
データ毎に第2のパリテイビットを付加し、メモリリー
ドアクセス時には、リードしたワードデータに付加され
た上記第1のパリテイビットを用いて第1のパリテイチ
ェックを行い、この第1のパリテイチェックでパリテイ
エラーが検出された場合には、対応するワードデータが
存在するブロックの各ビット位置毎の第2のパリテイチ
ェックを、同ブロックの各ビット位置のデータ毎に付加
された上記第2のパリテイビットを用いて行い、上記第
1のパリテイチェックでパリテイエラーが検出された上
記メモリ上のワードデータのうち、上記第2のパリテイ
チェックでパリテイエラーが検出されたビット位置のビ
ットデータを反転して訂正するようにしたことを特徴と
するメモリエラー検出・訂正方式。
A first parity bit is added to each word of data.The memory is divided into multiple blocks in the address direction, and for each block, a second parity bit is added to each data at the same bit position within that block. However, at the time of memory read access, a first parity check is performed using the first parity bit added to the read word data, and if a parity error is detected in this first parity check. perform a second parity check for each bit position of the block in which the corresponding word data exists, using the second parity bit added to each bit position of the block; Of the word data on the memory where a parity error was detected in the first parity check, the bit data at the bit position where a parity error was detected in the second parity check is inverted and corrected. A memory error detection/correction method characterized by:
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06282449A (en) * 1993-03-29 1994-10-07 Nec Corp Memory controller
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