JPS6232826B2 - - Google Patents
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- JPS6232826B2 JPS6232826B2 JP56089002A JP8900281A JPS6232826B2 JP S6232826 B2 JPS6232826 B2 JP S6232826B2 JP 56089002 A JP56089002 A JP 56089002A JP 8900281 A JP8900281 A JP 8900281A JP S6232826 B2 JPS6232826 B2 JP S6232826B2
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
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- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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Description
【発明の詳細な説明】
本発明は、記憶装置、特にエラー訂正機能を有
する記憶回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a memory device, and particularly to a memory circuit having an error correction function.
一般に、半導体記憶素子（特にダイナミツクＭ
Ｓ RAM）を使用する記憶装置では、記憶素
子の急速な集積度向上に伴い、装置の記憶容量も
増大しており、記憶装置の信頼度がシステム信頼
度を大きく左右する。このような背景から多くの
記憶装置では、１ビツト誤り訂正・２ビツト誤り
検出（以下SEC−DEDと記述する）ができるエ
ラー訂正機能を有する記憶回路を採用している。
このエラー訂正機能SEC−DEDによつて記憶素
子の障害による誤りはほとんど訂正、または、検
出される。また記憶素子周辺の一部の論理回路の
障害による誤りについても同様であり、この結果
記憶装置の信頼度が大きく改善されている。 In general, semiconductor memory elements (especially dynamic M
In storage devices using S RAM, the storage capacity of the device is also increasing with the rapid increase in the degree of integration of storage elements, and the reliability of the storage device greatly influences the system reliability. Against this background, many memory devices employ memory circuits having an error correction function capable of 1-bit error correction and 2-bit error detection (hereinafter referred to as SEC-DED).
By means of this error correction function SEC-DED, most errors caused by faults in storage elements are corrected or detected. The same applies to errors caused by failures in some logic circuits surrounding the memory element, and as a result, the reliability of the memory device is greatly improved.
従来の記憶装置は、部分書込時に読出データを
出力し書込データとチエツクビツトとを書き込む
記憶回路と、前記読出データに対しバイト単位で
読出データパリテイを生成するパリテイ生成回路
と、部分書込データと前記読出データとにもとづ
いて前記書込データを生成する書込データ選択回
路と、前記書込データにもとづいて前記チエツク
ビツトを生成する符号化回路とを含んで構成され
る。 A conventional storage device includes a storage circuit that outputs read data and writes write data and check bits during partial writing, a parity generation circuit that generates read data parity in bytes for the read data, and a parity generation circuit that outputs read data and writes write data and check bits during partial writing. The device includes a write data selection circuit that generates the write data based on data and the read data, and an encoding circuit that generates the check bit based on the write data.
しかし、チエツクビツトを生成する書込データ
が誤りを含んでいても、この書込データをそのま
ま用いて生成されたチエツクビツトはそのデータ
に対して正常であるので、この書込データとチエ
ツクビツトを書込んだ後に読み出すと誤りを含ん
でいないことになり、このエラー訂正機能SEC
−DEDでは誤りを検出することができない。 However, even if the write data that generates the check bit contains an error, the check bit generated using this write data as is is normal for that data, so if this write data and the check bit are written. If read later, it will not contain any errors, and this error correction function SEC
-DED cannot detect errors.
以下に、従来の記憶装置について、図面を参照
して詳細に説明する。 A conventional storage device will be described in detail below with reference to the drawings.
第１図は従来の一例を示すブロツク図で、エラ
ー訂正機能SEC−DEDおよび部分書込機能を有
する記憶装置のブロツク図を示し、書込データ選
択回路１、符号化回路２、記憶回路３、復号化回
路４、誤り訂正回路５、およびパリテイ生成回路
６によつて構成される。 FIG. 1 is a block diagram showing an example of a conventional storage device, which has an error correction function SEC-DED and a partial write function. It is composed of a decoding circuit 4, an error correction circuit 5, and a parity generation circuit 6.
書込または部分書込動作において、書込データ
選択回路１によつて生成された書込データ（再書
込データの場合を含む）と符号化回路２によつて
生成されたチエツクビツトが記憶回路３に書き込
まれる。 In a write or partial write operation, write data (including the case of rewrite data) generated by the write data selection circuit 1 and check bits generated by the encoding circuit 2 are transferred to the storage circuit 3. will be written to.
今、書込データ選択回路１の出力である前記書
込データに誤り（特に１ビツト誤り）が発生した
としても、記憶回路３に書き込まれたチエツクビ
ツトはその書込データに対して正常である。 Even if an error (particularly a 1-bit error) occurs in the write data output from the write data selection circuit 1, the check bit written in the memory circuit 3 is normal with respect to the write data.
従つて、記憶回路３から書き込まれた誤りを含
む書込データとチエツクビツトを読出データとし
て読み出し復号化回路４でチエツクしても誤りを
検出することができず、誤りを含む読出データが
誤り訂正回路５の出力となり、そのデータに対し
てパリテイ生成回路６で読出データパリテイビツ
トが発生される。 Therefore, even if the write data and check bits containing errors written from the memory circuit 3 are read as read data and checked by the decoding circuit 4, no errors can be detected, and the read data containing errors is not detected by the error correction circuit. The parity generation circuit 6 generates a read data parity bit for the data.
このような従来の記憶装置は、前記誤り訂正回
路５の出力である読出データとパリテイ生成回路
６で発生した読出データパリテイビツトを中央処
理装置に送出する。このとき誤つているはずの読
出データに対して所定の正しいパリテイビツトが
付加されているため、中央処理装置では誤りを検
出できない。この結果、いわゆる「データ化け」
が発生しシステムダウンとなつてしまう。 Such a conventional storage device sends read data output from the error correction circuit 5 and read data parity bits generated by the parity generation circuit 6 to the central processing unit. At this time, since a predetermined correct parity bit is added to the read data that should be erroneous, the central processing unit cannot detect the error. As a result, so-called "data garbled"
occurs and the system goes down.
以上説明したように、従来の記憶装置では、書
込、または、部分書込動作時にチエツクビツトの
生成を行う書込データ（再書込データを含む）に
対する正常性のチエツクを行つていないために前
述のような問題が発生するという欠点があつた。 As explained above, conventional storage devices do not check the normality of write data (including rewrite data) that generates check bits during write or partial write operations. It has the disadvantage that the problems mentioned above occur.
すなわち、従来の記憶装置は部分書込時にデー
タ化けが発生するという欠点があつた。 That is, conventional storage devices have the disadvantage that data garbled occurs during partial writing.
本発明の目的は部分書込時でもデータ化けの発
生しない記憶装置を提供することにある。 An object of the present invention is to provide a storage device that does not cause data corruption even during partial writing.
すなわち、本発明の目的は、上記欠点を改善す
るために書込、または、部分書込動作時に、書込
データ（再書込データを含む）を生成する選択回
路にパリテイビツトを付加した書込データおよび
読出データを入力し、生成された書込データ（又
は再書込データ）に対してパリテイチエツクを実
施することにより奇数ビツト障害のエラーを検出
するとともに、そのエラー信号を用いて誤つたデ
ータがあたかも正常なデータとして記憶回路に書
き込まれないように制御することによつて、記憶
内容を保護する記憶装置を提供することにある。 That is, an object of the present invention is to provide write data with parity bits added to a selection circuit that generates write data (including rewrite data) during a write or partial write operation in order to improve the above-mentioned drawbacks. By inputting read data and performing a parity check on the generated write data (or rewrite data), it detects odd bit failure errors, and uses the error signal to detect errors in erroneous data. An object of the present invention is to provide a storage device that protects storage contents by controlling data so that it is not written into a storage circuit as if it were normal data.
本発明の記憶回路は、部分書込時に読出データ
を出力する記憶回路と前記読出データに対しバイ
ト単位で読出データパリテイを生成するパリテイ
生成回路と、部分書込データと前記読出データと
にもとづいて書込データを生成する書込データ選
択回路と、前記書込データにもとづいてチエツク
ビツトを生成する符号化回路と、中央処理装置か
ら供給される書込データパリテイビツトと前記読
出データパリテイビツトのいずれか一方を選択し
てデータパリテイビツトとして出力するパリテイ
選択回路と、前記書込データと前記データパリテ
イビツトとによりパリテイチエツクを行いエラー
検出時に前記記憶回路への前記書込データと前記
チエツクビツトとの書込を禁止するためのエラー
検出信号を発生するエラー検出回路とを含んで構
成される。 The memory circuit of the present invention is based on a memory circuit that outputs read data during partial writing, a parity generation circuit that generates read data parity in units of bytes for the read data, and the partial write data and the read data. a write data selection circuit that generates write data based on the write data; an encoding circuit that generates check bits based on the write data; and write data parity bits and read data parity bits supplied from the central processing unit. a parity selection circuit that selects one of the above and outputs it as a data parity bit; and a parity selection circuit that performs a parity check using the write data and the data parity bit, and when an error is detected, writes the write data and the data to the storage circuit. and an error detection circuit that generates an error detection signal for inhibiting writing to the check bit.
すなわち、本発明の記憶装置は、部分書込機能
を有し、半導体記憶素子で構成される記憶回路
と、この記憶回路の読出データに対してバイト単
位にパリテイビツトを発生するパリテイ生成回路
と、保持されている中央処理装置からの書込デー
タパリテイビツトおよび前記パリテイ生成回路の
出力である読出データパリテイビツトを入力とし
前記記憶回路への書込データに対するパリテイビ
ツトを選択するパリテイ選択回路と、前記記憶回
路への書込データおよび前記パリテイ選択回路の
出力を用いてパリテイチエツクを行うエラー検出
回路とを少なくとも有し、書込動作および部分書
込動作において、前記エラー検出回路でエラーが
検出された場合、記憶回路への書込を禁止して記
憶内容を保護するように構成される。 That is, the memory device of the present invention has a memory circuit that has a partial write function and is made up of semiconductor memory elements, a parity generation circuit that generates parity bits in bytes for data read from the memory circuit, and a parity generation circuit that generates parity bits for data read from the memory circuit. a parity selection circuit which receives as input a write data parity bit from a central processing unit which is stored in the storage circuit and a read data parity bit which is an output of the parity generation circuit, and selects a parity bit for data to be written to the storage circuit; and an error detection circuit that performs a parity check using write data to a storage circuit and an output of the parity selection circuit, and the error detection circuit detects an error in a write operation and a partial write operation. In this case, writing to the memory circuit is prohibited to protect the memory contents.
すなわち、本発明の記憶装置は、半導体記憶素
子で構成される記憶回路への書込み、または、再
書込データを選択する際、パリテイビツトを付加
した中央処理装置からの書込データおよび記憶回
路からの読出データを入力し選択する手段と、選
択された書込データまたは再書込データとパリテ
イビツトを用いてパリテイチエツクを行うエラー
検出手段を有し、書込または部分書込動作におい
て、前記エラー検出手段でエラーが検出されると
記憶回路への書込みを禁止するように制御して記
憶内容を保護するように構成される。 That is, when selecting data to be written or rewritten to a memory circuit composed of semiconductor memory elements, the memory device of the present invention selects write data from the central processing unit with a parity bit added and data from the memory circuit. It has a means for inputting and selecting read data, and an error detection means for performing a parity check using the selected write data or rewrite data and parity bits, and the error detection means performs a parity check in a write or partial write operation. If an error is detected by the means, the storage contents are protected by controlling to prohibit writing to the storage circuit.
次に、本発明の実施例について、図面を用い
て、詳細に説明する。 Next, embodiments of the present invention will be described in detail using the drawings.
第２図は本発明の一実施例を示す記憶装置のブ
ロツク図であり、書込データ選択回路１、符号化
回路２、記憶回路３、復号化回路４、誤り訂正回
路５、パリテイ生成回路６、パリテイ訂正回路
７、パリテイ選択回路８、およびエラー検出回路
９によつて構成され、エラー訂正機能SEC−
DEDおよび部分書込機能を有する。 FIG. 2 is a block diagram of a storage device showing an embodiment of the present invention, including a write data selection circuit 1, an encoding circuit 2, a storage circuit 3, a decoding circuit 4, an error correction circuit 5, and a parity generation circuit 6. , a parity correction circuit 7, a parity selection circuit 8, and an error detection circuit 9, and has an error correction function SEC-
Has DED and partial write functions.
第２図に示す実施例における各ブロツクの機能
は次の通りである。 The functions of each block in the embodiment shown in FIG. 2 are as follows.
書込データ選択回路１は中央処理装置CPUか
らの書込データを保持するフリツプフロツプＦ／
Ｆの出力と誤り訂正回路５の出力とを入力とし記
憶回路３への書込データを選択するための回路で
ある。符号化回路２は書込データ選択回路１の出
力を用いて記憶回路３へ書き込むチエツクビツト
を生成するための回路である。記憶回路３は制御
回路（図面上省略）からの書込信号によつて前記
書込データおよびチエツクビツトを記憶・保持す
るための回路である。復号化回路４は記憶回路３
からの読出データおよびチエツクビツトを用いて
誤り検出および誤り訂正信号を生成するための回
路である。誤り訂正回路５は前記読出データを復
号化回路４からの誤り訂正信号によつて訂正する
ための回路である。パリテイ生成回路６は前記読
出データに対して各バイト単位にパリテイビツト
を生成するための回路である。パリテイ訂正回路
７は復号化回路４からのパリテイ訂正信号によつ
て前記読出データパリテイビツトを訂正するため
の回路である。パリテイ選択回路８は中央処理装
置CPUからの書込データパリテイビツトを保持
するフリツプフロツプＦ／Ｆの出力とパリテイ訂
正回路７からの読出データパリテイビツトを入力
としエラー検出回路９へのパリテイビツトを選択
するための回路である。エラー検出回路９は書込
データ選択回路１からの書込データとパリテイ選
択回路８で選択されたパリテイビツトを用いてエ
ラー検出を行い、エラー信号を制御回路に送る。 The write data selection circuit 1 includes a flip-flop F/F that holds write data from the central processing unit CPU.
This circuit receives the output of F and the output of the error correction circuit 5 as inputs and selects data to be written to the memory circuit 3. The encoding circuit 2 is a circuit for generating check bits to be written into the memory circuit 3 using the output of the write data selection circuit 1. The memory circuit 3 is a circuit for storing and holding the write data and check bits in response to a write signal from a control circuit (not shown in the drawing). The decoding circuit 4 is the storage circuit 3
This is a circuit for generating error detection and error correction signals using read data and check bits from. The error correction circuit 5 is a circuit for correcting the read data using an error correction signal from the decoding circuit 4. The parity generation circuit 6 is a circuit for generating parity bits for each byte of the read data. The parity correction circuit 7 is a circuit for correcting the read data parity bit using the parity correction signal from the decoding circuit 4. The parity selection circuit 8 inputs the output of the flip-flop F/F that holds the write data parity bit from the central processing unit CPU and the read data parity bit from the parity correction circuit 7, and selects the parity bit to be sent to the error detection circuit 9. This is a circuit for The error detection circuit 9 performs error detection using the write data from the write data selection circuit 1 and the parity bit selected by the parity selection circuit 8, and sends an error signal to the control circuit.
以下に、第２図に示す記憶装置の動作について
説明する。 The operation of the storage device shown in FIG. 2 will be explained below.
書込動作を行う場合、書込データ選択回路１は
中央処理装置CPUからの書込データを選択し、
そのデータを用いて符号化回路２でチエツクビツ
トを生成する。チエツクビツト生成と並行して、
パリテイ選択回路８で選択された中央処理装置
CPUからの書込データパリテイビツトと前記書
込データとを入力としエラー検出回路９で各バイ
ト単位にパリテイチエツクを行う。エラーがなけ
れば前記書込データとチエツクビツトを制御回路
からの書込信号によつて記憶回路３に書き込む。
もし奇数ビツトエラーが検出されればエラー検出
回路９からエラー検出信号を制御回路に送り、記
憶回路３への書込信号を禁止して記憶内容を保護
する。 When performing a write operation, the write data selection circuit 1 selects write data from the central processing unit CPU,
Using this data, the encoding circuit 2 generates check bits. In parallel with check bit generation,
Central processing unit selected by parity selection circuit 8
The write data parity bit from the CPU and the write data are input, and an error detection circuit 9 performs a parity check for each byte. If there is no error, the write data and check bit are written into the memory circuit 3 by a write signal from the control circuit.
If an odd bit error is detected, an error detection signal is sent from the error detection circuit 9 to the control circuit, and writing signals to the memory circuit 3 are inhibited to protect the stored contents.
読出動作を行う場合は、制御回路からの読出信
号によつて記憶回路３の記憶内容（データおよび
チエツクビツト）を読み出し、その読出データお
よびチエツクビツトを用いて復号化回路４で検査
する。これと並行して前記読出データに対してパ
リテイ生成回路６で各バイト単位に読出データパ
リテイビツトを生成する。復号化回路４で１ビツ
トエラーが検出されると訂正回路５にエラービツ
ト指摘信号が送られ、訂正された読出データが出
力される。またそのエラービツトを含むバイトの
パリテイ訂正信号がパリテイ訂正回路７に送ら
れ、対応するバイトの読出データパリテイビツト
が反転される。また、エラーがないとき、または
２ビツトエラーのときは、記憶回路３からの読出
データおよびパリテイ生成回路６からの読出デー
タパリテイビツトが誤り訂正回路５およびパリテ
イ訂正回路７を経て中央処理装置CPUに送出さ
れる。 When performing a read operation, the stored contents (data and check bits) of the memory circuit 3 are read out in response to a read signal from the control circuit, and the read data and check bits are used for inspection by the decoding circuit 4. In parallel with this, the parity generation circuit 6 generates read data parity bits for each byte of the read data. When a 1-bit error is detected in the decoding circuit 4, an error bit indication signal is sent to the correction circuit 5, and corrected read data is output. Further, the parity correction signal of the byte containing the error bit is sent to the parity correction circuit 7, and the read data parity bit of the corresponding byte is inverted. Furthermore, when there is no error or when there is a 2-bit error, the read data from the storage circuit 3 and the read data parity bit from the parity generation circuit 6 are sent to the central processing unit CPU via the error correction circuit 5 and the parity correction circuit 7. Sent out.
次に、部分書込動作を行う場合は、前述の読出
動作と同様にして得られる訂正後の読出データお
よび読出データパリテイビツトを書込データ選択
回路１およびパリテイ選択回路８に入力し、中央
処理装置CPUからの書込データおよび書込デー
タパリテイビツトを保持するフリツプフロツプ
Ｆ／Ｆからのデータとから、部分書込バイトを指
定するバイト位置指定信号によつて、再書込デー
タおよびそのデータに対するパリテイビツトが選
択される。この再書込データおよびパリテイビツ
トを用いて、前述の書込動作で説明したのと同様
に、符号化回路２でチエツクビツトの生成、また
エラー検出回路９で各バイト単位のパリテイチエ
ツクを行う。 Next, when performing a partial write operation, the corrected read data and read data parity bits obtained in the same manner as in the read operation described above are input to the write data selection circuit 1 and the parity selection circuit 8, and the central From the write data from the processing unit CPU and the data from the flip-flop F/F that holds the write data parity bit, the rewrite data and its data are generated by the byte position designation signal that specifies the partial write byte. The parity bit for is selected. Using this rewrite data and parity bits, the encoding circuit 2 generates check bits, and the error detection circuit 9 performs a parity check for each byte, in the same way as described in the write operation above.
従つて、部分書込動作についても何れかのバイ
トで奇数ビツトエラーが検出されれば記憶回路３
への書込信号を禁止し記憶内容を保護する。 Therefore, even in a partial write operation, if an odd bit error is detected in any byte, the memory circuit 3
Protects the memory contents by prohibiting write signals to the memory.
以下に、第１図に示す従来例と、第２図に示す
本発明の実施例とを比べる。 Below, the conventional example shown in FIG. 1 and the embodiment of the present invention shown in FIG. 2 will be compared.
第１図に示すような従来の記憶装置の構成で
は、チエツクビツトを生成する書込データに対す
る正常性のチエツクが行われず、誤つた書込デー
タであつても、正常な書込データとして記憶回路
に書き込まれることとなり、その結果いわゆる
「データ化け」が発生する。 In the configuration of a conventional storage device as shown in FIG. 1, the normality check for write data that generates check bits is not performed, and even erroneous write data is treated as normal write data in the memory circuit. As a result, so-called "garbled data" occurs.
しかし、本発明の構成では以上説明したことか
ら明らかなように、チエツクビツトを生成する書
込データに対してバイト対応のパリテイチエツク
を行うのでエラーが検出されれば書込を禁止して
記憶内容を保護することができる。 However, as is clear from the above explanation, in the configuration of the present invention, a byte-based parity check is performed on write data that generates check bits, so if an error is detected, writing is prohibited and the stored contents are can be protected.
ただし、各バイト内の偶数ビツトエラーは検出
することができないが、この種の障害が発生する
のは、１ビツト誤りの確率が高く本発明による効
果は実用上十分であると考えられる。 However, although even-numbered bit errors within each byte cannot be detected, the probability of this type of failure occurring is high due to a one-bit error, and the effects of the present invention are considered to be sufficient for practical use.
本発明の記憶装置は、エラー検出回路を追加す
ることにより、書込データにエラーが発生したと
きにはエラー検出信号を発生して書込データの書
込を禁止できるので、データ化けが防止できると
いう効果がある。 By adding an error detection circuit to the storage device of the present invention, when an error occurs in the written data, it is possible to generate an error detection signal and prohibit writing of the written data, so that data corruption can be prevented. There is.
すなわち、本発明の記憶回路は、符号化回路の
入力となる書込みデータに対してエラー検出回路
を設け、エラーを検出した場合記憶回路への書込
を禁止することによつて、記憶内容を保護し、
「データ化け」の発生を軽減できるという効果が
ある。 That is, the memory circuit of the present invention protects the memory contents by providing an error detection circuit for write data that is input to the encoding circuit, and prohibiting writing to the memory circuit when an error is detected. death,
This has the effect of reducing the occurrence of "data corruption."
第１図は、従来の記憶装置の一例を示すブロツ
ク図、第２図は本発明の一実施例を示すブロツク
図である。
１……書込データ選択回路、２……符号化回
路、３……記憶回路、４……復号化回路、５……
誤り訂正回路、６……パリテイ生成回路、７……
パリテイ訂正回路、８……パリテイ選択回路、９
……エラー検出回路。
FIG. 1 is a block diagram showing an example of a conventional storage device, and FIG. 2 is a block diagram showing an embodiment of the present invention. 1...Write data selection circuit, 2...Encoding circuit, 3...Storage circuit, 4...Decoding circuit, 5...
Error correction circuit, 6... Parity generation circuit, 7...
Parity correction circuit, 8... Parity selection circuit, 9
...Error detection circuit.
Claims (1)
と、前記読出データに対しバイト単位で読出デー
タパリテイを生成するパリテイ生成回路と、部分
書込データと前記読出データとにもとづいて書込
データを生成する書込データ選択回路と、前記書
込データにもとづいてチエツクビツトを生成する
符号化回路と、中央処理装置から供給される書込
データパリテイビツトと前記読出データパリテイ
ビツトのいずれか一方を選択してデータパリテイ
ビツトとして出力するパリテイ選択回路と、前記
書込みデータと前記データパリテイビツトとによ
りパリテイチエツクを行いエラー検出時に前記記
憶回路への前記書込データと前記チエツクビツト
との書込を禁止するためのエラー検出信号を発生
するエラー検出回路とを含むことを特徴とする記
憶装置。1. A memory circuit that outputs read data during partial writing, a parity generation circuit that generates read data parity in byte units for the read data, and a parity generation circuit that generates write data based on the partial write data and the read data. a write data selection circuit to generate a check bit; an encoding circuit to generate a check bit based on the write data; and a write data parity bit supplied from the central processing unit or the read data parity bit. a parity selection circuit that selects and outputs the data parity bit as a data parity bit; and a parity check circuit that performs a parity check using the write data and the data parity bit, and writes the write data and the check bit to the storage circuit when an error is detected. and an error detection circuit that generates an error detection signal for inhibiting.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56089002A JPS57203299A (en) | 1981-06-10 | 1981-06-10 | Storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56089002A JPS57203299A (en) | 1981-06-10 | 1981-06-10 | Storage device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57203299A JPS57203299A (en) | 1982-12-13 |
| JPS6232826B2 true JPS6232826B2 (en) | 1987-07-16 |
Family
ID=13958597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56089002A Granted JPS57203299A (en) | 1981-06-10 | 1981-06-10 | Storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57203299A (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05225798A (en) * | 1991-08-14 | 1993-09-03 | Internatl Business Mach Corp <Ibm> | Memory system |
| US5313475A (en) * | 1991-10-31 | 1994-05-17 | International Business Machines Corporation | ECC function with self-contained high performance partial write or read/modify/write and parity look-ahead interface scheme |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49128646A (en) * | 1973-04-09 | 1974-12-10 | ||
| JPS5118443A (en) * | 1974-08-07 | 1976-02-14 | Hitachi Ltd | Deeta bitsutoeraateiseihoshiki |
| JPS55135396A (en) * | 1979-04-05 | 1980-10-22 | Mitsubishi Electric Corp | Error correction/detection system of memory unit |
-
1981
- 1981-06-10 JP JP56089002A patent/JPS57203299A/en active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49128646A (en) * | 1973-04-09 | 1974-12-10 | ||
| JPS5118443A (en) * | 1974-08-07 | 1976-02-14 | Hitachi Ltd | Deeta bitsutoeraateiseihoshiki |
| JPS55135396A (en) * | 1979-04-05 | 1980-10-22 | Mitsubishi Electric Corp | Error correction/detection system of memory unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57203299A (en) | 1982-12-13 |
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