JPS61290556A - Memory error recovering system - Google Patents

Memory error recovering system

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Publication number
JPS61290556A
JPS61290556A JP60133839A JP13383985A JPS61290556A JP S61290556 A JPS61290556 A JP S61290556A JP 60133839 A JP60133839 A JP 60133839A JP 13383985 A JP13383985 A JP 13383985A JP S61290556 A JPS61290556 A JP S61290556A
Authority
JP
Japan
Prior art keywords
data
bit error
address
memory
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP60133839A
Other languages
Japanese (ja)
Inventor
Joji Kikuchi
菊地 讓次
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP60133839A priority Critical patent/JPS61290556A/en
Publication of JPS61290556A publication Critical patent/JPS61290556A/en
Pending legal-status Critical Current

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  • Detection And Correction Of Errors (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

PURPOSE:To prevent the generation of a two bits error by executing preferentially read-out/write operations with respect to an error address which has stored a patrol diagnosis to a semiconductor memory, and executing one bit error correction in an early stage. CONSTITUTION:For instance, when the data from an outside is written in a memory 4, and this data is being read out, a one bit error is detected by an ECC circuit 5. It is informed to an address register 101 and a memory 102 from the circuit 5, the register 101 is set to +1, a correction controlling circuit 103 sets it to '0' by subtracting '1', and the contents of the memory 102 are set to an address counter 2. By this address, the data of the memory 4 are read and the data which has been corrected by the circuit 5 are stored in a register 6. As this this operation, since the circuit 103 is executing a patrol diagnosis, a report from the circuit 45 is prevented. On the other hand, the register 6 rewrites the corrected data to the memory 4 through a priority circuit 7, and prepares a one bit error part for generation of the next on or two bit error by adding ECC to the normal data.

Description

【発明の詳細な説明】 〔概要〕 メモリエラー回復方式であって、半導体メモリに於ける
データ転送中の1ビットエラー検出時のエラーアドレス
を記憶し、前記半導体メモリに対するパトロー、ル診断
を記憶しているエラーアドレスに対して優先的に読出し
/書込み動作を行い、早期に1ビットエラー訂正を行う
ことにより2ビットエラーの発生を未然防止する。
[Detailed Description of the Invention] [Summary] This is a memory error recovery method that stores an error address when a 1-bit error is detected during data transfer in a semiconductor memory, and stores patrol and diagnostic information for the semiconductor memory. The read/write operation is performed preferentially on the error address in which the error occurs, and the 1-bit error is corrected at an early stage, thereby preventing the occurrence of 2-bit errors.

〔産業上の利用分野〕[Industrial application field]

本発明は、半導体メモリで発生するソフトエラーと呼ば
れる1ビットエラーを早期に訂正するメモリエラー回復
方式に関する。
The present invention relates to a memory error recovery method for quickly correcting 1-bit errors called soft errors that occur in semiconductor memories.

情報処理装置の利用範囲の拡大と、゛半導体技術の急速
な発達により半導体メモリがあらゆる情報処理装置の記
憶装置として使用されるようになって来た。
With the expansion of the scope of use of information processing devices and the rapid development of semiconductor technology, semiconductor memories have come to be used as storage devices in all kinds of information processing devices.

この半導体メモリには、自然界に存在する微弱な放射線
によるノイズによって一時的に発生するソフトエラーと
呼ばれる1ビツトエ゛ラーがあり、この1ビットエラー
は防ぎようが無いのが現状である。
This semiconductor memory has one-bit errors called soft errors that are temporarily generated by noise caused by weak radiation that exists in nature, and currently there is no way to prevent these one-bit errors.

従って、その対策の1つとしてエラー訂正符号(以下E
CCと称する)により1ビツトの訂正、更にパトロール
診断方式と呼ばれる半導体メモリのデータ随時読出しで
1ビットエラーがあれば訂正データにより再書込みを行
い2ビットエラーを未然に防ぐ方式が実施されている。
Therefore, one of the countermeasures is to use error correction codes (hereinafter referred to as E).
In addition, a system called a patrol diagnosis system is implemented in which 1-bit error is corrected by using CC (referred to as CC), and if there is a 1-bit error when reading data from a semiconductor memory at any time, rewriting is performed using corrected data to prevent 2-bit errors.

かかる方式を採用している半導体メモリの2ビツトエラ
一対策としてより確実な方法の実用化が期待されている
It is hoped that a more reliable method will be put into practical use as a countermeasure against 2-bit errors in semiconductor memories employing this method.

〔従来の技術と発明が解決しようとする問題点〕第3図
は従来例を説明するブロック図を示す。
[Prior art and problems to be solved by the invention] FIG. 3 shows a block diagram illustrating a conventional example.

これはデータメモリ4に対してデータの書込み/読出し
を行う時のブロック図を示し、 メ・モリ4に対するデータの書込み/続出し用アドレス
を指定するアドレスレジスタ1と、パトロール診断時の
メモリ4に対す゛るデータの書込み/続出し用アドレス
を指定するアドレスカウンタ2と、 アドレスレジスタlとアドレスカウンタ2との入力を選
択し、特に同時に入力された場合はアドレスレジスタl
からの入力を優先選択する優先選択回路3と、 複数の半導体素子から構成されているデータメモリ4と
、 データメモリ4から読出されたデータのビットエラーを
付加されているECCにより訂正・検出するECC回路
5と、 ECC回路5から出力されるデータを格納するデータレ
ジスタ6と、 外部から転送されて来たデータ■の入力とデータレジス
タ6からのデータ■、即ちパトロール診断により読出さ
れたデータに1ビフトエラーが生じていればECC回路
5により正常となっているデータ■の入力とを選択し、
特に同時に入力された場合はデータ■を優先選択する優
先選択回路7と、優先選択回路7で選択されたデータ■
又は■を格納するデータレジスタ8と、 データレジスタ8をメモリ4に記憶させる時に付加させ
るECCを発生するBCC発生回路9とから構成されて
いる。
This shows a block diagram when writing/reading data to/from data memory 4. Address register 1 specifies the address for writing/reading data to/from memory 4, and memory 4 for patrol diagnosis. Address counter 2 specifies the address for writing/continuing data to the address register 1 and address counter 2 are selected, and especially if they are input at the same time, address register 1 is selected.
a priority selection circuit 3 that preferentially selects input from a data memory 4 made up of a plurality of semiconductor elements; and an ECC that corrects and detects bit errors in data read from the data memory 4 using an added ECC. The circuit 5, the data register 6 which stores the data output from the ECC circuit 5, the input of the data transferred from the outside and the data from the data register 6, that is, the data read by patrol diagnosis. If a bift error has occurred, select the input of data ■ which is normal by the ECC circuit 5,
A priority selection circuit 7 that preferentially selects data ■ especially when input at the same time, and data ■ selected by the priority selection circuit 7.
It is comprised of a data register 8 for storing the data register 8 or (■), and a BCC generating circuit 9 for generating an ECC to be added when the data register 8 is stored in the memory 4.

外部とのデータ転送中はメモリ4の読出し/書込みすべ
きアドレスをアドレスレジスタ1にセットし、もし読出
しであればアドレスレジスタ1で指示されたアドレスの
データがECC回路5を通ってデータレジスタ6に格納
される。
During data transfer with the outside, the address to be read/written in the memory 4 is set in the address register 1, and if it is a read, the data at the address specified in the address register 1 passes through the ECC circuit 5 and is transferred to the data register 6. Stored.

この時、ECC回路5でビットエラーが検出されると、
ビットエラーを図示してない他回路に報告してデータ転
送を中断したり、或いはデータ転送はそのまま続行しデ
ータ転送終了後ビットエラーを報告したりする。
At this time, if a bit error is detected in the ECC circuit 5,
The bit error is reported to another circuit (not shown) and the data transfer is interrupted, or the data transfer is continued and the bit error is reported after the data transfer is completed.

一方、外部とのデータ転送時以外はアドレスカウンタ2
からメモリ4のアドレスを最若番、即ち“O”番地から
スタートさせ最大アドレスまでをサイクリックに指示し
て行く。
On the other hand, address counter 2 is used except when transferring data to the outside.
The address of the memory 4 is started from the smallest number, ie, address "O", and is cyclically instructed up to the largest address.

このアドレスによりメモリ4のデータを読出し、ECC
回路5−データレジスタ6−優先選択回路7を経てデー
タレジスタ8に一時的に格納して、アドレスカウンタ2
の指示するアドレスに再び書込む。尚この時、FCC発
生回路9から出力されるECCが付加されて書込まれる
Read the data in memory 4 using this address, and
It is temporarily stored in the data register 8 via the circuit 5 - data register 6 - priority selection circuit 7, and then stored in the address counter 2.
Write again to the address indicated by. At this time, the ECC output from the FCC generation circuit 9 is added and written.

上記パトロール診断はデータ転送中に検出された1ビッ
トエラーに関係なくサイクリックに実行されるため、次
のパトロール診断が1ビツト工ラ〒発生のアドレスを指
定して再書込みして1ビットエラーを訂正するまでに時
間を要し、この期間に2ビットエラーになり訂正不可能
となる危険性が大であった。
The above patrol diagnosis is executed cyclically regardless of the 1-bit error detected during data transfer, so the next patrol diagnosis will be performed by specifying the address where the 1-bit error occurred and rewriting the 1-bit error. It takes time to correct the error, and there is a great risk that a 2-bit error will occur during this period and become uncorrectable.

〔問題点を解決するための手段〕[Means for solving problems]

第1図は本発明の原理ブロック図を示す。 FIG. 1 shows a block diagram of the principle of the present invention.

第1図は第3図で説明したアドレスレジスタ1アドレス
カウンタ2.優先選択回路3,7.データメモリ4.E
CC回路5.データレジスタ6.8ECC発生回路9と
、 データ転送中に1ビットエラーが検出されるとその時の
アドレスを記憶すると共にアドレスカウンタ2をそのア
ドレスにセットする1ビットエラー処理部10とから構
成されている。
FIG. 1 shows the address register 1 address counter 2. Priority selection circuits 3, 7. Data memory 4. E
CC circuit5. It consists of a data register 6.8ECC generation circuit 9, and a 1-bit error processing unit 10 that stores the address at that time when a 1-bit error is detected during data transfer and sets the address counter 2 to that address. .

〔作用〕[Effect]

外部とのデータ転送中に1ビットエラーが検出されると
、その時のアドレスを記憶すると共にアドレスカウンタ
をそのアドレスにセットし、次のパトロール診断は1ビ
ットエラーが検出されたアドレスを最優先に処理するこ
とにより、2ビットエラーの発生を極力未然に防止する
ことが可能となる。
If a 1-bit error is detected during data transfer with the outside, the address at that time is memorized and the address counter is set to that address, and the next patrol diagnosis will process the address where the 1-bit error was detected as the top priority. By doing so, it becomes possible to prevent the occurrence of 2-bit errors as much as possible.

〔実施例〕〔Example〕

以下本発明の要旨を第2図に示す実施例により・  具
体的に説明する。
The gist of the present invention will be specifically explained below with reference to an embodiment shown in FIG.

第2図は本発明の詳細な説明するブロック図・  を示
す。尚、全図を通じて同一符号は同一対象物を示す。
FIG. 2 shows a block diagram illustrating the invention in detail. Note that the same reference numerals indicate the same objects throughout the figures.

第2図に示す本実施例の1ビットエラー処理部10ば、 1ビットエラーの発生回数を計数する。と共に、メモリ
102をアクセスするアドレスを指定するアドレスレジ
スタ101と、 1ビットエラー発生時のメモリ4のアドレスを記憶する
メモリ102と、 アドレスレジスタ101の内容を監視し1ビットエラー
発生の認識とその訂正を制御するエラー認識訂正制御回
路103とから構成されている。
The 1-bit error processing unit 10 of this embodiment shown in FIG. 2 counts the number of times a 1-bit error occurs. In addition, there is an address register 101 that specifies the address to access the memory 102, a memory 102 that stores the address of the memory 4 when a 1-bit error occurs, and a memory 102 that monitors the contents of the address register 101 to recognize the occurrence of a 1-bit error and correct it. and an error recognition and correction control circuit 103 that controls the error recognition and correction control circuit.

次に、本実施例の動作を1ビットエラー処理部10の動
作を中心に説明する。
Next, the operation of this embodiment will be explained focusing on the operation of the 1-bit error processing section 10.

図示してない外部から転送されて来るデータ■をアドレ
スレジスタlの指示のもとにデータメモリ4へ書込み、
書込まれたデータ■を図示してない外部へ転送するデー
タ■としてアドレスレジスタlの指示のもとにメモリ4
から読出している時、1ビットエラーがECC回路5で
検出されたとする。
Data ■ transferred from an external source (not shown) is written to the data memory 4 under the direction of the address register l,
The written data ■ is transferred to the memory 4 as data ■ to be transferred to an external device (not shown) under the direction of the address register l.
Suppose that a 1-bit error is detected by the ECC circuit 5 while reading from the data.

この時は、ECC回路5からアドレスレジスタ101と
メモリ102とに1ビットエラー発生を通知する。。同
時に、その時のアドレス内容を優先選択回路3を経てメ
モリ102に記憶させ、アドレスレジスタ101は「+
1」にセットされる。
At this time, the ECC circuit 5 notifies the address register 101 and the memory 102 that a 1-bit error has occurred. . At the same time, the address contents at that time are stored in the memory 102 via the priority selection circuit 3, and the address register 101 is
1”.

エラー認識訂正制御回路103はアドレスレジスタ10
1の内容をデコードし、その内容が「0」でない時、即
ち「+1」・の時はアドレスレジスタ101の内容をr
−IJさせ、「0」とすると共にメモ’月02の内容を
読出しアドレスカウンタ2にセットする。′ アドレスカウンタ2にセットされたアドレスによりメモ
リ4のデータを読取りECC回路5で訂正されたデータ
をデータレジスタ6に格納する。この時、ビットエラー
がECC回路5よりアドレスレジスタ101及びメモリ
102に報告されるが、エラー認識訂正制御回路103
はパトロール診断中と言うことでECC回路5からの報
告による動作を防止する。
The error recognition correction control circuit 103 is the address register 10
1, and if the content is not "0", that is, "+1", the content of the address register 101 is r
-IJ and set to "0", and the contents of the memo 'month 02 are read and set in the read address counter 2. ' The data in the memory 4 is read according to the address set in the address counter 2, and the data corrected by the ECC circuit 5 is stored in the data register 6. At this time, a bit error is reported from the ECC circuit 5 to the address register 101 and the memory 102, but the error recognition correction control circuit 103
Since it is said that patrol diagnosis is in progress, the operation based on the report from the ECC circuit 5 is prevented.

一方、データレジスタ6は格納された訂正データを優先
回路7を経てデータレジスタ8に一時的に格納して、デ
ータメモリ4に再書込みすることにより、データ転送中
に検出された1ビットエラー個所を正常データに復旧さ
せる。尚、この時ECCCC発生路−路ら発生するEC
Cを付加して復旧させ、次の1ビットエラー又は2ビッ
トエラー発生時に備える。
On the other hand, the data register 6 temporarily stores the stored correction data in the data register 8 via the priority circuit 7 and rewrites it in the data memory 4, thereby correcting the 1-bit error detected during data transfer. Restore normal data. In addition, at this time, the EC generated from the ECCCC generation path to the path
C is added to restore the error and prepare for the next 1-bit error or 2-bit error.

〔発明9効果〕 以上のような本発明によれば、lピントエラーが検出さ
れた場合、パトロール診断はlピントエラーが検出され
たアドレスを最優先に処理することにより、2ビフトエ
ラーの発生を略未然に防止することが出来ると言う効果
がある。
[9th Effect of Invention] According to the present invention as described above, when an l-focus error is detected, the patrol diagnosis processes the address where the l-focus error is detected with the highest priority, thereby omitting the occurrence of a two-bit error. It has the effect of being able to prevent it from happening.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明の原理ブロック図、 第2図は本発明の詳細な説明するブロック図、第3図は
従来例を説明するブロック図、をそれぞれ示す。 図において、 1.101はアドレスレジスタ、 2はアドレスカウンタ、3.7は優先選択回路、4はデ
ータメモリ、   5はECC回路、6.8はデータレ
ジスタ、 9はECC発生回路、 °lOは1ビットエラー処理部、 102 はメモリ、 103はエラー認識訂正制御回路、 ¥ 1 回 東檀相月の安級使限働5羽す名ブロック図牟 2 図 ■ 眉なに伊jとカ月するフ゛ロン2日 茅3 図
FIG. 1 is a block diagram showing the principle of the present invention, FIG. 2 is a block diagram explaining the present invention in detail, and FIG. 3 is a block diagram explaining a conventional example. In the figure, 1.101 is an address register, 2 is an address counter, 3.7 is a priority selection circuit, 4 is a data memory, 5 is an ECC circuit, 6.8 is a data register, 9 is an ECC generation circuit, °lO is 1 Bit error processing section, 102 is a memory, 103 is an error recognition correction control circuit, Himaya 3 figure

Claims (1)

【特許請求の範囲】 データメモリ(4)を半導体メモリ素子で構成し、デー
タレジスタ(8)に格納しているデータを前記データメ
モリ(4)にエラー訂正符号(ECC)発生回路(9)
から出力されるエラー訂正符号を付加して記録すると共
に、該データの記録動作とは無関係に常に前記データメ
モリ(4)をアドレスカウンタ(2)の指定するアドレ
スで読出して1ビットエラーの有無を検出して2ビット
エラーの発生を未然に防止する診断を前記データメモリ
(4)アドレスの最若番から順次パトロールする記憶装
置において、 外部から転送されて来たデータ([1])及び外部に転
送するデータ([2])の読出し/書込み動作中にエラ
ー訂正符号(ECC)回路(5)で検出された1ビット
エラー発生アドレスを貯蔵し、且つその発生回数を貯蔵
する1ビットエラー処理部(10)を設け、 前記1ビットエラー処理部(10)に貯蔵している1ビ
ットエラー発生回数がゼロ以外の時、前記1ビットエラ
ー処理部(10)に貯蔵している該1ビットエラー発生
アドレスより前記データメモリ(4)のデータを読出し
、訂正した後前記データメモリ(4)に再書込みするこ
とで該1ビットエラーの回復を行うことを特徴とするメ
モリエラー回復方式。
[Claims] The data memory (4) is constituted by a semiconductor memory element, and the data stored in the data register (8) is transferred to the data memory (4) by an error correction code (ECC) generating circuit (9).
At the same time, the data memory (4) is always read out at the address specified by the address counter (2) to check whether there is a 1-bit error, regardless of the data recording operation. In a storage device that performs diagnostics to detect and prevent the occurrence of 2-bit errors, the data memory (4) is patrolled sequentially starting from the lowest numbered address. a 1-bit error processing unit that stores the 1-bit error occurrence address detected by the error correction code (ECC) circuit (5) during the read/write operation of the data to be transferred ([2]), and stores the number of occurrences thereof; (10), when the number of 1-bit error occurrences stored in the 1-bit error processing unit (10) is other than zero, the 1-bit error stored in the 1-bit error processing unit (10) occurs; A memory error recovery method characterized in that the 1-bit error is recovered by reading data from the data memory (4) from an address, correcting it, and then rewriting it to the data memory (4).
JP60133839A 1985-06-19 1985-06-19 Memory error recovering system Pending JPS61290556A (en)

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JP60133839A JPS61290556A (en) 1985-06-19 1985-06-19 Memory error recovering system

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JPS61290556A true JPS61290556A (en) 1986-12-20

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JP (1) JPS61290556A (en)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6478346A (en) * 1987-09-19 1989-03-23 Fujitsu Ltd Alternate memory control system
JPH01133147A (en) * 1987-11-18 1989-05-25 Fujitsu Ltd Data processor
JPH0317761A (en) * 1989-06-15 1991-01-25 Nec Corp Main storage
JPH07219858A (en) * 1994-01-28 1995-08-18 Kofu Nippon Denki Kk Information processor
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