JPH07219858A - Information processor - Google Patents
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- JPH07219858A JPH07219858A JP6008062A JP806294A JPH07219858A JP H07219858 A JPH07219858 A JP H07219858A JP 6008062 A JP6008062 A JP 6008062A JP 806294 A JP806294 A JP 806294A JP H07219858 A JPH07219858 A JP H07219858A
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- control memory
- address
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、情報処理装置に関し、
特に、制御記憶の間欠障害を救済する機能を持つ情報処
理装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an information processing device,
In particular, the present invention relates to an information processing device having a function of relieving an intermittent failure of control memory.
【０００２】[0002]
【従来の技術】図２は従来の情報処理装置の一例を示す
ブロック図である。図２に示す従来の情報処理装置は、
中央処理装置１０と、障害処理装置２０と、磁気ディス
ク装置３０とを有して構成されている。2. Description of the Related Art FIG. 2 is a block diagram showing an example of a conventional information processing apparatus. The conventional information processing apparatus shown in FIG.
It is configured to have a central processing unit 10, a failure processing unit 20, and a magnetic disk unit 30.
【０００３】そして、中央処理装置１０は、制御記憶２
０６を有し、その制御記憶２０６のアクセスを行うアド
レスを保持するアドレスレジスタ２０２と、アクセスを
行うデータを保持するデータレジスタ２０４と、そのア
クセスが書込みであることを示す書込指示フラグ２０５
とを有するとともに、その制御記憶２０６内の主制御以
外の内容の使用時にその制御記憶２０６から読出した内
容のエラーを検出するエラー検出回路２０７と、その制
御記憶２０６から読出した内容の使用時にそのエラー検
出回路２０７のエラー検出を有効とするタイミング回路
２０８と、そのタイミング回路２０８により有効とした
エラー情報を保持するエラー検出フラグ２０９とを有し
て構成されている。The central processing unit 10 has a control memory 2
Address register 202 which holds the address to access the control memory 206, a data register 204 which holds the data to access, and a write instruction flag 205 indicating that the access is a write.
And an error detection circuit 207 that detects an error in the content read from the control memory 206 when using the content other than the main control in the control memory 206, and the error detection circuit 207 when using the content read from the control memory 206. A timing circuit 208 for validating the error detection of the error detection circuit 207 and an error detection flag 209 for holding the error information validated by the timing circuit 208 are included.
【０００４】そこで、中央処理装置１０は、エラー検出
を有効とするタイミングにエラーが発生したときには、
エラー検出フラグ２０９からの信号によって障害を障害
処理装置２０に報告するので、障害処理装置２０は、そ
の状態が再試行可能の状態であれば、そのエラーを発生
した制御記憶２０６のワードを磁気ディスク装置３０か
ら受取り、スキャンパスでアドレスレジスタ２０２，デ
ータレジスタ２０４，書込指示フラグ２０５を設定して
制御記憶２０６への再書込みを行っている。Therefore, when an error occurs at the timing when the error detection is made effective, the central processing unit 10
Since the failure is reported to the failure processing apparatus 20 by the signal from the error detection flag 209, the failure processing apparatus 20 determines that the word in the control memory 206 in which the error has occurred is the magnetic disk if the error processing flag is a retryable status. The address register 202, the data register 204, and the write instruction flag 205 are set by the scan path received from the device 30, and rewriting to the control memory 206 is performed.
【０００５】そして、障害のあった制御記憶２０６のワ
ードの再書込み後に、再度、エラーを発生したそのワー
ドの内容をロードして改めて動作させることによって障
害の救済を可能にしている。Then, after rewriting the word in the control memory 206 having the failure, the content of the word in which the error has occurred is loaded again and the operation is restarted, so that the failure can be relieved.
【０００６】[0006]
【発明が解決しようとする課題】上述した従来の情報処
理装置は、中央処理装置に制御記憶を有して、その制御
記憶内の主制御以外でエラーを検出した場合には、その
制御記憶のエラーを発生したワードを磁気ディスク装置
から受取り再書込みを行った後に、エラーを発生したそ
の内容をロードして改めて動作することにより、間欠故
障を救済しているけれども、制御記憶内の内容を使用し
ようとしたときに始めてエラーを検出しているので、障
害の発生状態によってはエラーを発生した内容の再試行
ができず、救済を実施できないことがあるという欠点を
有している。The above-mentioned conventional information processing apparatus has a control memory in the central processing unit, and when an error is detected in the control memory other than the main control, the control memory of the control memory is not detected. Although the word in which the error occurred is received from the magnetic disk device and rewritten, the contents in which the error occurred are loaded and restarted to repair the intermittent failure, but the contents in the control memory are used. Since an error is detected for the first time when an attempt is made, there is a drawback in that depending on the state of the failure, the content in which the error has occurred cannot be retried and repair cannot be performed.
【０００７】[0007]
【課題を解決するための手段】第１の発明の情報処理装
置は、制御記憶を有する中央処理装置で前記制御記憶の
間欠故障を救済するために、前記制御記憶の内容の再書
込み機能を備えた情報処理装置において、（Ａ）前記制
御記憶に対するアクセスを行うためのアドレスを保持す
るとともにアクセスを行うごとに保持する内容を１増加
させるための＋１カウンタの機能を持つ第１のアドレス
レジスタと、（Ｂ）前記制御記憶に対するアクセスを行
うために他部から与えられたアドレスを保持する第２の
アドレスレジスタと、（Ｃ）前記制御記憶の内容の使用
時には、前記第２のアドレスレジスタの内容を前記制御
記憶のアドレスとすることを指示するとともに、前記制
御記憶の内容の使用の要求がない時には、前記第１のア
ドレスレジスタの内容を前記制御記憶のアドレスとする
ことを指示するアドレス選択指示フラグと、（Ｄ）前記
アドレス選択指示フラグの指示により、前記第１のアド
レスレジスタおよび前記第２のアドレスレジスタを切替
えるセレクタと、（Ｅ）前記制御記憶から読出した内容
のエラーを常時検出することにより、前記制御記憶の障
害を検出するエラー検出回路と、（Ｆ）前記エラー検出
回路が検出したすべてのエラー情報を保持するエラー検
出フラグと、を備えることにより、前記制御記憶の内容
の使用の要求がない時には、常時前記アドレス選択指示
フラグの指示で前記第１のアドレスレジスタを用いて前
記制御記憶をアクセスするごとに保持する内容を１増加
させながら前記制御記憶の内容を次々に読出すととも
に、前記第１のアドレスレジスタの内容が最大のアドレ
スになれば最小のアドレスに戻ってこの動作を繰返し、
前記制御記憶の読出し内容のエラーを前記エラー検出回
路で検出して前記エラー検出フラグに保持し、前記制御
記憶の内容を外部記憶装置から読出して前記制御記憶内
に再書込みを行い、事前に前記制御記憶の障害の防止を
はかることを含んでいる。An information processing apparatus according to a first aspect of the present invention is a central processing unit having a control memory, and has a function of rewriting the contents of the control memory in order to remedy an intermittent failure of the control memory. In the information processing apparatus, (A) a first address register having a function of a +1 counter for holding an address for accessing the control memory and increasing the content held by 1 each time the access is performed, (B) a second address register for holding an address given by another unit to access the control memory; and (C) a content of the second address register when the content of the control memory is used. When the use of the address of the control memory is instructed and there is no request to use the contents of the control memory, the address of the first address register An address selection instruction flag for instructing that the address be the address of the control memory, and (D) a selector for switching between the first address register and the second address register according to the instruction of the address selection instruction flag, E) An error detection circuit that detects a failure of the control memory by constantly detecting an error in the content read from the control memory, and (F) Error detection that holds all error information detected by the error detection circuit. By including a flag, the content to be held every time the control memory is accessed by using the first address register at the instruction of the address selection instruction flag at all times when there is no request to use the content of the control memory. The contents of the control memory are read one after another while incrementing There Repeat this operation back to the minimum of the address if the maximum address,
An error in the read content of the control memory is detected by the error detection circuit and held in the error detection flag, the content of the control memory is read from an external storage device and rewritten in the control memory, and Includes prevention of control memory impairment.
【０００８】また、第２の発明の情報処理装置は、第１
の発明の制御記憶を有する中央処理装置で前記制御記憶
の間欠故障を救済するために、前記制御記憶のエラーワ
ードの再書込み機能を備えた第１の発明の情報処理装置
において、第１の発明のエラー検出回路がエラーを検出
したときには、そのエラーを検出したワードのアドレス
を保持するアドレス保持レジスタを備えることにより、
第１の発明のアドレス選択指示フラグの指示によって第
１の発明の第１のアドレスレジスタを用いて前記制御記
憶をアクセスするごとに保持する内容を１づつ増加させ
ながら、前記制御記憶の内容を次々に読出すとともに、
前記第１のアドレスレジスタの内容が最大のアドレスに
なれば最小のアドレスに戻ってこの動作を繰返し、前記
制御記憶の読出し内容のエラーを前記エラー検出回路で
検出して第１の発明のエラー検出フラグに保持するとと
もに、エラーを検出した前記制御記憶のワードのアドレ
スを前記アドレス保持レジスタに保持して、前記制御記
憶のエラーを検出したワードの内容を外部記憶装置から
読出して前記制御記憶に再書込みを行い、事前に前記制
御記憶の障害の防止をはかることを含んでいる。The information processing apparatus of the second invention is the first information processing apparatus.
In a central processing unit having a control memory according to the invention described above, an information processing device according to the first invention is provided with a function for rewriting an error word of the control memory in order to remedy an intermittent failure of the control memory. When the error detection circuit of detects an error, by providing an address holding register that holds the address of the word in which the error is detected,
According to the address selection instruction flag of the first invention, the contents of the control memory are successively increased while incrementing the content held by one each time the control memory is accessed by using the first address register of the first invention. Read to
When the content of the first address register reaches the maximum address, the operation returns to the minimum address and repeats this operation, and the error of the read content of the control memory is detected by the error detection circuit to detect the error of the first invention. The address of the word in the control memory in which the error is detected is held in the flag, and the content of the word in which the error in the control memory is detected is read from the external storage device and re-stored in the control memory. Writing is performed to prevent the control memory from being disturbed in advance.
【０００９】そして、第３の発明の情報処理装置は、制
御記憶を有する中央処理装置で前記制御記憶の間欠故障
を救済するために、前記制御記憶内の内容の再書込み機
能を備えた情報処理装置において、（Ａ）前記制御記憶
に対するアクセスを行うためのアドレスを保持するとと
もにアクセスを行うごとに保持する内容を１減少させる
ための−１カウンタの機能を持つ第１のアドレスレジス
タと、（Ｂ）前記制御記憶に対するアクセスを行うため
に他部から与えられたアドレスを保持する第２のアドレ
スレジスタと、（Ｃ）前記制御記憶の内容の使用時に
は、前記第２のアドレスレジスタの内容を前記制御記憶
のアドレスとすることを指示するとともに、前記制御記
憶の内容の使用の要求がない時には、前記第１のアドレ
スレジスタの内容を前記制御記憶のアドレスとすること
を指示するアドレス選択指示フラグと、（Ｄ）前記アド
レス選択指示フラグの指示により、前記第１のアドレス
レジスタおよび前記第２のアドレスレジスタを切替える
セレクタと、（Ｅ）前記制御記憶から読出した内容のエ
ラーを常時検出することにより、前記制御記憶の障害を
検出するエラー検出回路と、（Ｆ）前記エラー検出回路
が検出したすべてのエラー情報を保持するエラー検出フ
ラグと、を備えることにより、前記制御記憶の内容の使
用の要求がない時には、常時前記アドレス選択指示フラ
グの指示で前記第１のアドレスレジスタを用いて前記制
御記憶をアクセスするごとに保持する内容を１減少させ
ながら前記制御記憶の内容を次々に読出すとともに、前
記第１のアドレスレジスタの内容が最小のアドレスにな
れば最大のアドレスに戻ってこの動作を繰返し、前記制
御記憶の読出し内容のエラーを前記エラー検出回路で検
出して前記エラー検出フラグに保持し、前記制御記憶の
内容を外部記憶装置から読出して前記制御記憶内に再書
込みを行い、事前に前記制御記憶の障害の防止をはかる
ことを含んでいる。An information processing apparatus according to a third aspect of the invention is an information processing apparatus having a central processing unit having a control memory and having a function of rewriting the contents in the control memory in order to relieve the intermittent failure of the control memory. In the apparatus, (A) a first address register having a function of a -1 counter for holding an address for accessing the control memory and reducing the content held by 1 each time the access is performed; ) A second address register for holding an address given from another part to access the control memory, and (C) the content of the second address register when the content of the control memory is used. Instructing to use the address of the memory, and when there is no request to use the content of the control memory, the content of the first address register is changed. An address selection instruction flag for instructing to use the address of the control memory, and (D) a selector for switching between the first address register and the second address register according to the instruction of the address selection instruction flag, and (E) An error detection circuit that detects a failure of the control memory by constantly detecting an error in the content read from the control memory; and (F) an error detection flag that holds all error information detected by the error detection circuit. , The content stored in the control memory is always retained when the control memory is accessed by using the first address register according to the instruction of the address selection instruction flag when there is no request to use the content of the control memory. The contents of the control memory are read out one after another while the contents of the first address register are reduced. When the address reaches the maximum address, the operation is repeated by returning to the maximum address, the error of the read contents of the control memory is detected by the error detection circuit and held in the error detection flag, and the contents of the control memory are stored in the external storage device. Read out from the control memory and rewrite into the control memory to prevent a failure of the control memory in advance.
【００１０】また、第４の発明の情報処理装置は、第３
の発明の制御記憶を有する中央処理装置で前記制御記憶
の間欠故障を救済するために、前記制御記憶のエラーワ
ードの再書込み機能を備えた第３の発明の情報処理装置
において、第３の発明のエラー検出回路がエラーを検出
したときには、そのエラーを検出したワードのアドレス
を保持するアドレス保持レジスタを備えることにより、
第３の発明のアドレス選択指示フラグの指示によって第
３の発明の第１のアドレスレジスタを用いて前記制御記
憶をアクセスするごとに保持する内容を１づつ減少させ
ながら、前記制御記憶の内容を次々に読出すとともに、
前記第１のアドレスレジスタの内容が最小のアドレスに
なれば最大のアドレスに戻ってこの動作を繰返し、前記
制御記憶の読出し内容のエラーを前記エラー検出回路で
検出して第３の発明のエラー検出フラグに保持するとと
もに、エラーを検出した前記制御記憶のワードのアドレ
スを前記アドレス保持レジスタに保持して、前記制御記
憶のエラーを検出したワードの内容を外部記憶装置から
読出して前記制御記憶に再書込みを行い、事前に前記制
御記憶の障害の防止をはかることを含んでいる。The information processing apparatus according to the fourth aspect of the invention is the third aspect.
In a central processing unit having a control memory according to the invention of claim 3, an information processing device according to a third invention is provided with a function of rewriting an error word of the control memory in order to remedy an intermittent failure of the control memory. When the error detection circuit of detects an error, by providing an address holding register that holds the address of the word in which the error is detected,
According to the address selection instruction flag of the third invention, the contents of the control memory are successively reduced while reducing the content held by 1 each time the control memory is accessed by using the first address register of the third invention. Read to
When the content of the first address register becomes the minimum address, it returns to the maximum address and repeats this operation, and the error detection circuit detects an error in the read content of the control memory to detect the error of the third invention. The address of the word in the control memory in which the error is detected is held in the flag, and the content of the word in which the error in the control memory is detected is read from the external storage device and re-stored in the control memory. Writing is performed to prevent the control memory from being disturbed in advance.
【００１１】[0011]
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の情報処理装置の一実施例を
示すブロック図である。本実施例の情報処理装置は、図
１に示すように、中央処理装置１と、障害処理装置２
と、磁気ディスク装置３とを有して構成されている。Embodiments of the present invention will now be described with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of the information processing apparatus of the present invention. As shown in FIG. 1, the information processing apparatus of this embodiment includes a central processing unit 1 and a failure processing unit 2.
And a magnetic disk device 3.
【００１２】そして、中央処理装置１は、制御記憶１０
６を有して、その制御記憶１０６のアクセスを行うアド
レスを保持するとともにアクセスを行うごとに保持する
内容を１増加させるための＋１カウンタを持つアドレス
レジスタ１０１と、制御記憶１０６のアクセスを行うた
めに他部から与えられたアドレスを保持するアドレスレ
ジスタ１０２と、どちらのアドレスレジスタ１０１，１
０２の内容を使用するかの選択を指示するアドレス選択
指示フラグ１０３と、アドレス選択指示フラグ１０３の
指示により、アドレスレジスタ１０１およびアドレスレ
ジスタ１０２を切替えるセレクタ１１２と、アクセスに
係わるデータを保持するデータレジスタ１０４と、その
アクセスが書込みであることを指示する書込指示フラグ
１０５とを有している。Then, the central processing unit 1 has a control memory 10
In order to access the control memory 106, an address register 101 having 6 and holding an address for accessing the control memory 106 and having a +1 counter for incrementing the content held by each access. Address register 102 for holding an address given by another part, and which address register 101, 1
02, an address selection instruction flag 103 for instructing selection of whether to use the contents of 02, a selector 112 for switching between the address register 101 and the address register 102 in accordance with the instruction of the address selection instruction flag 103, and a data register for holding data related to access. 104 and a write instruction flag 105 for instructing that the access is for writing.
【００１３】さらに、中央処理装置１は、制御記憶１０
６から読出した内容のエラーを検出するエラー検出回路
１０７と、制御記憶１０６内の主制御以外の内容の使用
時にその制御記憶１０６から読出した内容のエラー検出
回路１０７によるエラー検出を有効とするタイミング回
路１０８と、そのタイミング回路１０８が有効としたエ
ラー情報を保持するエラー検出フラグ１０９と、エラー
検出回路１０７が検出したすべてのエラー情報を保持す
るエラー検出フラグ１１０と、エラー検出回路１０７が
エラーを検出したときにそのワードのアドレスを保持す
るアドレス保持レジスタ１１１とを有して構成されてい
る。Further, the central processing unit 1 has a control memory 10
6 and an error detection circuit 107 for detecting an error in the content read from No. 6, and a timing at which error detection by the error detection circuit 107 of the content read from the control memory 106 is enabled when the content other than the main control in the control memory 106 is used. The circuit 108, the error detection flag 109 that holds the error information validated by the timing circuit 108, the error detection flag 110 that holds all the error information detected by the error detection circuit 107, and the error detection circuit 107 detects an error. It has an address holding register 111 which holds the address of the word when it is detected.
【００１４】そこで、制御記憶１０６の主制御以外の内
容の使用時には、アドレス選択指示フラグ１０３がオン
になることによって、アドレスレジスタ１０２の内容の
使用が指示されるとともに、タイミング回路１０８のエ
ラー検出を有効にするので、制御記憶１０６内の内容を
読出して、エラー検出回路１０７にエラーが発生したと
きには、タイミング回路１０８によりエラー検出フラグ
１０９がセットされている。Therefore, when the contents other than the main control of the control memory 106 are used, the address selection instruction flag 103 is turned on to instruct the use of the contents of the address register 102 and to detect the error of the timing circuit 108. Since it is enabled, the content in the control memory 106 is read, and when an error occurs in the error detection circuit 107, the error detection flag 109 is set by the timing circuit 108.
【００１５】このため、中央処理装置１のマイクロプロ
グラムは、エラー検出フラグ１０９からの信号によって
障害を障害処理装置２に報告するので、障害処理装置２
は、その状態が再試行可能の状態であれば、そのエラー
を発生した制御記憶１０６のワードを磁気ディスク装置
３から受取ることによって、スキャンパスでアドレスレ
ジスタ１０２，データレジスタ１０４，書込指示フラグ
１０５に必要な情報を設定し、制御記憶１０６への再書
込みを行っている。Therefore, the microprogram of the central processing unit 1 reports the fault to the fault processing unit 2 by the signal from the error detection flag 109, so the fault processing unit 2
If the state is the retryable state, the word in the control memory 106 in which the error has occurred is received from the magnetic disk device 3, and the address register 102, the data register 104, and the write instruction flag 105 are used in the scan path. Necessary information is set, and the control memory 106 is rewritten.
【００１６】そして、障害のあった制御記憶１０６のワ
ードの再書込み後に、再度、エラーを発生したそのワー
ドの内容をロードして改めて動作させることによって障
害の救済を可能にしている。Then, after rewriting the word in the control memory 106 having the failure, the content of the word in which the error has occurred is loaded again and the operation is restarted, so that the failure can be relieved.
【００１７】一方で、制御記憶１０６の内容の使用時で
なければ、アドレス選択指示フラグ１０３がオフになっ
ていることによって、アドレスレジスタ１０１の内容の
使用が指示されるとともにタイミング回路１０８がエラ
ー検出を無効にして制御記憶１０６の読出し内容の使用
も無効になるので、制御記憶１０６は、アクセスするご
とに保持する内容を１増加させるアドレスレジスタ１０
１の内容が順次に指示するアドレスを次々に読出すとと
もに、アドレスレジスタ１０１の内容が最大のアドレス
になれば最小のアドレスに戻ってこの動作を繰返してい
る。On the other hand, when the contents of the control memory 106 are not being used, the use of the contents of the address register 101 is instructed and the timing circuit 108 detects an error because the address selection instruction flag 103 is off. Since the use of the read contents of the control memory 106 is also invalidated by invalidating, the control memory 106 causes the address register 10 to increase the content held by 1 every access.
Addresses sequentially designated by the contents of 1 are read one after another, and when the contents of the address register 101 reach the maximum address, the address is returned to the minimum address and this operation is repeated.
【００１８】また、エラー検出回路１０７がエラーを検
出したときには、エラー検出フラグ１１０がセットされ
るとともに、エラーを発生したワードのアドレスがアド
レス保持レジスタ１１１に保持されることとなる。エラ
ー検出フラグ１１０がセットされると、中央処理装置１
のマイクロプログラムは、エラー検出フラグ１１０の信
号とアドレス保持レジスタ１１１の内容とによって、障
害処理装置２に対して直接障害のエラー検出フラグ１０
９とは異なった障害として報告するので、障害処理装置
２は、エラーを発生した制御記憶１０６のワードを磁気
ディスク装置３内から速やかに受取り、中央処理装置１
に対しスキャンパスでアドレスレジスタ１０２，データ
レジスタ１０４，書込指示フラグ１０５に必要な情報を
設定し、制御記憶１０６への再書込みを行っている。When the error detection circuit 107 detects an error, the error detection flag 110 is set and the address of the word in which the error has occurred is held in the address holding register 111. When the error detection flag 110 is set, the central processing unit 1
Of the error detection flag 110 and the contents of the address holding register 111, the microprogram of FIG.
Since the fault is reported as a fault different from that of No. 9, the fault processing unit 2 promptly receives from the magnetic disk unit 3 the word in the control storage 106 in which the error occurred, and the central processing unit 1
On the other hand, necessary information is set in the address register 102, the data register 104, and the write instruction flag 105 by the scan path, and the rewriting to the control memory 106 is performed.
【００１９】従って、本実施例の情報処理装置は、従来
の情報処理装置とは異なり、比較的簡単な回路を追加す
ることにより、制御記憶の内容のエラー検出をそれらの
内容の使用に先立って常時行っているので、制御記憶の
間欠故障に対しては、事前にあらかじめ正しい内容の再
書込みを実施している。Therefore, the information processing apparatus of the present embodiment differs from the conventional information processing apparatus by adding a relatively simple circuit so that the error detection of the contents of the control memory can be performed prior to the use of those contents. Since the operation is always performed, the correct contents are rewritten in advance for the intermittent failure of the control memory.
【００２０】[0020]
【発明の効果】以上に説明しているように、本発明の情
報処理装置は、従来の情報処理装置とは異なり、比較的
簡単な回路で、制御記憶の内容のエラー検出を使用に先
立って常時行っているので、制御記憶の間欠故障に対し
て、事前に速やかに正しい内容の再書込みを実施するこ
とができるとともに、制御記憶についての間欠故障とは
異なる種々の故障に対しても、事前に速やかに発見する
ことができるという効果を有している。As described above, the information processing apparatus of the present invention is different from the conventional information processing apparatus in that it has a relatively simple circuit and is capable of detecting an error in the contents of the control memory prior to use. Since it is always performed, it is possible to promptly rewrite the correct contents in advance for an intermittent failure of the control memory, and to prevent various failures that are different from the intermittent failure of the control memory. It has the effect that it can be quickly discovered.
【図１】本発明の情報処理装置の一実施例を示すブロッ
ク図である。FIG. 1 is a block diagram showing an embodiment of an information processing apparatus of the present invention.
【図２】従来の情報処理装置の一例を示すブロック図で
ある。FIG. 2 is a block diagram showing an example of a conventional information processing apparatus.
１，１０ 中央処理装置 ２，２０ 障害処理装置 ３，３０ 磁気ディスク装置 １０１，１０２，２０２ アドレスレジスタ １０３ アドレス選択指示フラグ １０４，２０４ データレジスタ １０５，２０５ 書込指示フラグ １０６，２０６ 制御記憶 １０７，２０７ エラー検出回路 １０８，２０８ タイミング回路 １０９，１１０，２０９ エラー検出フラグ １１１ アドレス保持レジスタ １１２ セレクタ 1, 10 Central Processing Unit 2, 20 Fault Processing Unit 3, 30 Magnetic Disk Unit 101, 102, 202 Address Register 103 Address Selection Instruction Flag 104, 204 Data Register 105, 205 Write Instruction Flag 106, 206 Control Storage 107, 207 Error detection circuit 108, 208 Timing circuit 109, 110, 209 Error detection flag 111 Address holding register 112 Selector
Claims (4)
御記憶の間欠故障を救済するために、前記制御記憶内の
内容の再書込み機能を備えた情報処理装置において、
（Ａ）前記制御記憶に対するアクセスを行うためのアド
レスを保持するとともにアクセスを行うごとに保持する
内容を１増加させるための＋１カウンタの機能を持つ第
１のアドレスレジスタと、（Ｂ）前記制御記憶に対する
アクセスを行うために他部から与えられたアドレスを保
持する第２のアドレスレジスタと、（Ｃ）前記制御記憶
の内容の使用時には、前記第２のアドレスレジスタの内
容を前記制御記憶のアドレスとすることを指示するとと
もに、前記制御記憶の内容の使用の要求がない時には、
前記第１のアドレスレジスタの内容を前記制御記憶のア
ドレスとすることを指示するアドレス選択指示フラグ
と、（Ｄ）前記アドレス選択指示フラグの指示により、
前記第１のアドレスレジスタおよび前記第２のアドレス
レジスタを切替えるセレクタと、（Ｅ）前記制御記憶か
ら読出した内容のエラーを常時検出することにより、前
記制御記憶の障害を検出するエラー検出回路と、（Ｆ）
前記エラー検出回路が検出したすべてのエラー情報を保
持するエラー検出フラグと、を備えることにより、前記
制御記憶の内容の使用の要求がない時には、常時前記ア
ドレス選択指示フラグの指示で前記第１のアドレスレジ
スタを用いて前記制御記憶をアクセスするごとに保持す
る内容を１増加させながら前記制御記憶の内容を次々に
読出すとともに、前記第１のアドレスレジスタの内容が
最大のアドレスになれば最小のアドレスに戻ってこの動
作を繰返し、前記制御記憶の読出し内容のエラーを前記
エラー検出回路で検出して前記エラー検出フラグに保持
し、前記制御記憶の内容を外部記憶装置から読出して前
記制御記憶内に再書込みを行い、事前に前記制御記憶の
障害の防止をはかることを特徴とする情報処理装置。1. An information processing apparatus having a function of rewriting contents in the control memory in order to remedy an intermittent failure of the control memory in a central processing unit having a control memory,
(A) a first address register having a function of a +1 counter for holding an address for accessing the control memory and increasing the content held by 1 each time the access is performed; and (B) the control memory A second address register for holding an address given by another unit to access the control memory; and (C) when using the contents of the control memory, the contents of the second address register are used as an address of the control memory. And when there is no request to use the contents of the control memory,
By an address selection instruction flag instructing that the content of the first address register is an address of the control memory, and (D) an instruction of the address selection instruction flag,
A selector that switches between the first address register and the second address register; and (E) an error detection circuit that detects a fault in the control memory by always detecting an error in the content read from the control memory. (F)
By providing an error detection flag that holds all error information detected by the error detection circuit, the first address is always instructed by the address selection instruction flag when there is no request to use the contents of the control memory. Each time the control memory is accessed using the address register, the stored content is incremented by 1 and the contents of the control memory are read one after another. If the content of the first address register becomes the maximum address, the Returning to the address, this operation is repeated, an error in the read content of the control memory is detected by the error detection circuit and held in the error detection flag, and the content of the control memory is read from an external storage device and stored in the control memory. An information processing device, comprising: rewriting the data to a device to prevent a failure of the control memory in advance.
装置で前記制御記憶の間欠故障を救済するために、前記
制御記憶内のエラーワードの再書込み機能を備えた請求
項１記載の情報処理装置において、 請求項１記載のエラー検出回路がエラーを検出したとき
に、そのエラーを検出したワードのアドレスを保持する
アドレス保持レジスタを備えることにより、 請求項１記載のアドレス選択指示フラグの指示によって
請求項１記載の第１のアドレスレジスタを用いて前記制
御記憶をアクセスするごとに保持する内容を１づつ増加
させながら、前記制御記憶の内容を次々に読出すととも
に、前記第１のアドレスレジスタの内容が最大のアドレ
スになれば最小のアドレスに戻ってこの動作を繰返し、
前記制御記憶の読出し内容のエラーを前記エラー検出回
路で検出して請求項１記載のエラー検出フラグ上に保持
するとともに、エラーを検出したワードのアドレスを前
記アドレス保持レジスタに保持し、前記制御記憶のエラ
ーを検出したワードの内容を外部記憶装置から読出して
前記制御記憶内に再書込みを行って、事前に前記制御記
憶の障害の防止をはかることを特徴とする請求項１記載
の情報処理装置。2. The information according to claim 1, wherein the central processing unit having the control memory according to claim 1 has a function of rewriting an error word in the control memory in order to remedy an intermittent failure of the control memory. When the error detection circuit according to claim 1 detects an error, the processing device is provided with an address holding register that holds the address of the word in which the error is detected. The contents of the control memory are read one after another while increasing the contents held by 1 each time the control memory is accessed by using the first address register according to claim 1, and the first address register is read. If the content of is the maximum address, it returns to the minimum address and repeats this operation.
An error in the read contents of the control memory is detected by the error detection circuit and held on the error detection flag according to claim 1, and the address of the word in which the error is detected is held in the address holding register to store the control memory. 2. The information processing apparatus according to claim 1, wherein the content of the word in which the error is detected is read from an external storage device and rewritten in the control memory to prevent a failure of the control memory in advance. .
御記憶の間欠故障を救済するために、前記制御記憶内の
内容の再書込み機能を備えた情報処理装置において、
（Ａ）前記制御記憶に対するアクセスを行うためのアド
レスを保持するとともにアクセスを行うごとに保持する
内容を１減少させるための−１カウンタの機能を持つ第
１のアドレスレジスタと、（Ｂ）前記制御記憶に対する
アクセスを行うために他部から与えられたアドレスを保
持する第２のアドレスレジスタと、（Ｃ）前記制御記憶
の内容の使用時には、前記第２のアドレスレジスタの内
容を前記制御記憶のアドレスとすることを指示するとと
もに、前記制御記憶の内容の使用の要求がない時には、
前記第１のアドレスレジスタの内容を前記制御記憶のア
ドレスとすることを指示するアドレス選択指示フラグ
と、（Ｄ）前記アドレス選択指示フラグの指示により、
前記第１のアドレスレジスタおよび前記第２のアドレス
レジスタを切替えるセレクタと、（Ｅ）前記制御記憶か
ら読出した内容のエラーを常時検出することにより、前
記制御記憶の障害を検出するエラー検出回路と、（Ｆ）
前記エラー検出回路が検出したすべてのエラー情報を保
持するエラー検出フラグと、を備えることにより、前記
制御記憶の内容の使用の要求がない時には、常時前記ア
ドレス選択指示フラグの指示で前記第１のアドレスレジ
スタを用いて前記制御記憶をアクセスするごとに保持す
る内容を１減少させながら前記制御記憶の内容を次々に
読出すとともに、前記第１のアドレスレジスタの内容が
最小のアドレスになれば最大のアドレスに戻ってこの動
作を繰返し、前記制御記憶の読出し内容のエラーを前記
エラー検出回路で検出して前記エラー検出フラグに保持
し、前記制御記憶の内容を外部記憶装置から読出して前
記制御記憶内に再書込みを行い、事前に前記制御記憶の
障害の防止をはかることを特徴とする情報処理装置。3. An information processing apparatus having a function of rewriting the contents in the control memory in order to remedy an intermittent failure of the control memory in a central processing unit having a control memory,
(A) a first address register having a function of a -1 counter for holding an address for accessing the control memory and reducing the content held by 1 each time the access is performed; and (B) the control A second address register for holding an address given by another part to access the memory; and (C) when using the contents of the control memory, the contents of the second address register are changed to the address of the control memory. And when there is no request to use the contents of the control memory,
By an address selection instruction flag instructing that the content of the first address register is an address of the control memory, and (D) an instruction of the address selection instruction flag,
A selector that switches between the first address register and the second address register; and (E) an error detection circuit that detects a fault in the control memory by always detecting an error in the content read from the control memory. (F)
By providing an error detection flag that holds all error information detected by the error detection circuit, the first address is always instructed by the address selection instruction flag when there is no request to use the contents of the control memory. Each time the control memory is accessed using the address register, the content held in the memory is decreased by one while the contents of the control memory are read one after another, and if the content of the first address register becomes the minimum address, the maximum Returning to the address, this operation is repeated, an error in the read content of the control memory is detected by the error detection circuit and held in the error detection flag, and the content of the control memory is read from an external storage device and stored in the control memory. An information processing device, comprising: rewriting the data to a device to prevent a failure of the control memory in advance.
装置で前記制御記憶の間欠故障を救済するために、前記
制御記憶内のエラーワードの再書込み機能を備えた請求
項３記載の情報処理装置において、 請求項３記載のエラー検出回路がエラーを検出したとき
に、そのエラーを検出したワードのアドレスを保持する
アドレス保持レジスタを備えることにより、 請求項３記載のアドレス選択指示フラグの指示によって
請求項３記載の第１のアドレスレジスタを用いて前記制
御記憶をアクセスするごとに保持する内容を１づつ減少
させながら、前記制御記憶の内容を次々に読出すととも
に、前記第１のアドレスレジスタの内容が最小のアドレ
スになれば最大のアドレスに戻ってこの動作を繰返し、
前記制御記憶の読出し内容のエラーを前記エラー検出回
路で検出して請求項３記載のエラー検出フラグ上に保持
するとともに、エラーを検出したワードのアドレスを前
記アドレス保持レジスタに保持し、前記制御記憶のエラ
ーを検出したワードの内容を外部記憶装置から読出して
前記制御記憶内に再書込みを行って、事前に前記制御記
憶の障害の防止をはかることを特徴とする請求項３記載
の情報処理装置。4. The information according to claim 3, wherein the central processing unit having the control memory according to claim 3 has a function of rewriting an error word in the control memory to remedy an intermittent failure of the control memory. When the error detection circuit according to claim 3 detects an error, the processing device is provided with an address holding register that holds the address of the word in which the error is detected, whereby the instruction of the address selection instruction flag according to claim 3 is provided. The contents of the control memory are read one after another while decreasing the contents held by 1 each time the control memory is accessed by using the first address register according to claim 3, and the first address register is read. If the content of is the minimum address, it returns to the maximum address and repeats this operation.
An error in the read contents of the control memory is detected by the error detection circuit and held on the error detection flag according to claim 3, and the address of the word in which the error is detected is held in the address holding register. 4. The information processing apparatus according to claim 3, wherein the content of the word in which the error is detected is read from an external storage device and rewritten in the control storage to prevent a failure of the control storage in advance. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6008062A JPH07219858A (en) | 1994-01-28 | 1994-01-28 | Information processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6008062A JPH07219858A (en) | 1994-01-28 | 1994-01-28 | Information processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07219858A true JPH07219858A (en) | 1995-08-18 |
Family
ID=11682865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6008062A Pending JPH07219858A (en) | 1994-01-28 | 1994-01-28 | Information processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07219858A (en) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61290556A (en) * | 1985-06-19 | 1986-12-20 | Fujitsu Ltd | Memory error recovering system |
| JPS62107354A (en) * | 1985-11-05 | 1987-05-18 | Nec Corp | Microprogram control device |
| JPH0488434A (en) * | 1990-07-25 | 1992-03-23 | Nec Corp | Data processor |
-
1994
- 1994-01-28 JP JP6008062A patent/JPH07219858A/en active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61290556A (en) * | 1985-06-19 | 1986-12-20 | Fujitsu Ltd | Memory error recovering system |
| JPS62107354A (en) * | 1985-11-05 | 1987-05-18 | Nec Corp | Microprogram control device |
| JPH0488434A (en) * | 1990-07-25 | 1992-03-23 | Nec Corp | Data processor |
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