JPH0481953A - Memory device - Google Patents
Memory deviceInfo
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- JPH0481953A JPH0481953A JP2195596A JP19559690A JPH0481953A JP H0481953 A JPH0481953 A JP H0481953A JP 2195596 A JP2195596 A JP 2195596A JP 19559690 A JP19559690 A JP 19559690A JP H0481953 A JPH0481953 A JP H0481953A
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Landscapes
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、メモリ装置に関し、特にメモリ装置のパリテ
ィチエツクの改良に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to memory devices, and more particularly to improvements in parity checking of memory devices.
従来、メモリ装置におけるパリティチエツクは、エラー
発生時にエラーのあったことを中央処理部(cpu)へ
割込みにて通知するだけであった。そのためCPUは、
あらかじめ決められた割込みベクターに従い、割込みプ
ログラムが格納された先頭番地へ分岐し、何らかの処理
をおこなうが、誤りの発生した番地を知ることができな
かっな。また、ECCを用いた誤り訂正は、CPUのア
クセス単位でのみ有効な方式であり、メモリ全体に渡る
故障には対応できなかった。Conventionally, a parity check in a memory device only involves notifying the central processing unit (CPU) of the occurrence of an error through an interrupt. Therefore, the CPU
According to a predetermined interrupt vector, the interrupt program branches to the first address where it is stored and performs some processing, but it is not possible to know the address where the error occurred. Furthermore, error correction using ECC is a method that is effective only in units of CPU accesses, and cannot cope with failures throughout the memory.
上述した従来のパリティチエツク機能だけでは、エラー
発生アドレスが必ずしも正確にわかるわけではないので
、やむをえずシステムを停止させなければならない欠点
があった。The above-mentioned conventional parity check function alone does not necessarily accurately determine the address where the error has occurred, and has the disadvantage that the system must be stopped unavoidably.
本発明のメモリ装置は、書き込み時は同時に書き込まれ
、読み出し時は選択された1つの系のみが有効となるよ
うに制御されるn系統(n≧2)のメモリと、メモリバ
リヤーエラー発生時にエラーの発生のあったアドレスを
保持するエラー発生アドレス保持部と、メモリバリヤー
エラー発生時にエラーの発生のあったメモリの系統を保
持するエラー発生メモリ系統保持部とを有している。The memory device of the present invention has n systems (n≧2) of memory that are controlled so that data is simultaneously written during writing and only one selected system is valid during reading, and an error occurs when a memory barrier error occurs. The error occurrence address holding section holds the address where the error occurred, and the error occurrence memory system holding section holds the memory system where the error occurred when the memory barrier error occurred.
本発明のメモリ装置は、書き込み時は同時に書き込まれ
、読み出し時は選択された1つの系のみが有効となるよ
うに制御されるn系統(n≧2)のメーモリと、メモリ
バリヤー発生時にエラーの発生のあったアドレスを保持
するエラー発生アドレス保持部と、メモリバリヤー発生
時にエラーの発生のあったメモリの系統を保持するエラ
ー発生メモリ保持系統部とを含み、メモリバリヤーエラ
ー発生時に前記エラー発生アドレス保持部に保持された
アドレスについて前記エラー発生メモリ系統保持部に保
持されたメモリの系統以外の系統のメモリの読み出しを
有効にして前記り系統のメモリから読み出したデータで
前記n系統のメモリに書き込みを行うことを特徴とする
。The memory device of the present invention includes a memory of n systems (n≧2) that is controlled so that data is written simultaneously during writing and only one selected system is valid during reading, and a memory that prevents errors when a memory barrier occurs. It includes an error occurrence address holding section that holds the address where the error occurred and an error occurrence memory holding system section that holds the memory system where the error occurred when the memory barrier error occurred. With respect to the address held in the holding unit, reading of memory systems other than the memory system held in the error occurrence memory system holding unit is enabled, and the data read from the memory system of the above system is written to the memory of the n system. It is characterized by doing the following.
本発明について、図面を参照して説明する。 The present invention will be explained with reference to the drawings.
第1図は本発明の一実施例のブロック図である。FIG. 1 is a block diagram of one embodiment of the present invention.
1は中央処理装置、2はメモリバリヤーエラー発生アド
レス保持部、3は割込み発生及びエラー発生アドレス保
持タイミング調整を行う割込み発生部、4はエラー発生
メモリ系統識別信号保持部、5は書き込みバッファ、6
は1系読み出しバッファ、7は2系読み出しバッファ、
8はn系読み出しバッファ、9はアクセスメモリ選択部
、10は1系パリテイ検出・付加部、11は2系パリテ
イ検出・付加部、12はn系パリティ検出・付加部、1
3は1系メモリ、14は1系パリテイピツト用メモリ、
15は2系メモリ、16は2系パリテイビツト用メモリ
、17はn系メモリ、18はn系パリティビット用メモ
リである。(n≧2)。1 is a central processing unit; 2 is a memory barrier error occurrence address holding unit; 3 is an interrupt generation unit that adjusts interrupt generation and error occurrence address holding timing; 4 is an error occurrence memory system identification signal holding unit; 5 is a write buffer; 6
is the 1st system read buffer, 7 is the 2nd system read buffer,
8 is an n-system read buffer, 9 is an access memory selection section, 10 is a 1-system parity detection/addition section, 11 is a 2-system parity detection/addition section, 12 is an n-system parity detection/addition section, 1
3 is 1-system memory, 14 is 1-system parity pit memory,
15 is a 2-system memory, 16 is a 2-system parity bit memory, 17 is an n-system memory, and 18 is an n-system parity bit memory. (n≧2).
図中、MRC(MRCI、MRC2,・・・MRCn)
、MWC1■OR,IOWはコマンド信号であり、それ
ぞれメモリ読み出し制御信号、メモリ書き込み制御信号
、I10読み出し制御信号。In the figure, MRC (MRCI, MRC2,...MRCn)
, MWC1■OR, and IOW are command signals, which are a memory read control signal, a memory write control signal, and an I10 read control signal, respectively.
I10書き込み制御信号である。(MRCI。I10 write control signal. (MRCI.
MRC2,−−−MRCnは、1系、2系・・・n系用
メモリ読み出し制御信号)
次に、本実施例の動作概要を示す。MRC2, ---MRCn are memory read control signals for the 1st system, 2nd system, . . . n system) Next, an outline of the operation of this embodiment will be described.
書き込み時に中央処理装置1より出力されたデータは、
書き込みバッファ5を介してそれぞれメモリ13,15
.17に書き込まれる。この際パリティ検出・付加部1
0.11.12によって、1系、2系、・・・n系にお
けるパリティビットを生成してパリティビット用メモリ
14,16.18に書き込まれる。読み出し時は、I1
0命令によってアクセスメモリ選択部9に書き込まれた
内容で選択された系のメモリ(n系統あるメモリのうち
1つの系のみとする)のデータが読み出しデータとして
有効となる。The data output from the central processing unit 1 during writing is
Memories 13 and 15 respectively via write buffer 5
.. 17 is written. At this time, parity detection/addition section 1
0.11.12, parity bits for the 1st system, 2nd system, . . . n system are generated and written into the parity bit memories 14, 16.18. When reading, I1
The data in the system of memory (only one system out of n systems) selected based on the contents written in the access memory selection unit 9 by the 0 instruction becomes valid as read data.
1系が有効な時は、1系メモリ13より読み出されたデ
ータは、1系統み出しバッファ6を介して中央処理装置
1にとりこまれる。この際1系パリテイ検出・付加部1
0にて、1系パリテイビツト用メモリ14より読み出し
たパリティビットとともにパリティ検出され、エラーの
ない時は、エラービットは立たないが、エラーが発生し
た時は、エラーピットが立って割り込み発生部3に入力
される0割り込み発生部3では、これを保持して中央処
理装置1へ割込みを通知するとともに、エラ−発生アド
レス保持部2にてエラーの発生したアドレスを保持し、
エラー発生メモリ系統保持部4にてどの系でエラーが発
生したかを示すために現在有効になっている系に対応し
たビットをONにする(有効となっている系統のパリテ
ィエラーのみ有効、割り込み発生部3がタイミング調整
)。When the 1st system is valid, data read from the 1st system memory 13 is taken into the central processing unit 1 via the 1st system readout buffer 6. At this time, the 1st system parity detection/addition section 1
0, the parity is detected along with the parity bit read from the 1st system parity bit memory 14, and when there is no error, the error bit does not go up, but when an error occurs, an error pit goes up and the interrupt generation unit 3 The input 0 interrupt generation unit 3 holds this and notifies the central processing unit 1 of the interrupt, and the error occurrence address holding unit 2 holds the address where the error occurred.
In the error occurrence memory system holding unit 4, turn on the bit corresponding to the system that is currently enabled to indicate in which system the error has occurred (only the parity error of the system that is enabled is enabled, interrupt generation unit 3 adjusts the timing).
1度ONになったビットは、中央処理装置1にてメモリ
機能が正常と判断されるまで、OFFにはされないよう
になっている。Once turned ON, the bit is not turned OFF until the central processing unit 1 determines that the memory function is normal.
n系が有効な時もn系の回路が上記と同等の動作をする
ことになる。Even when the n-system is valid, the n-system circuit operates in the same manner as above.
読み出し時にパリティエラーが発生すると、中央処理装
置1に割り込みがかかり、あらかじめ、指定された割込
みベクターに従って、メモリバリヤーエラー発生時の割
込み処理ルーチンの先頭番地へ分岐し、これが実行され
る。この処理の中で、エラー発生アドレス保持部2を参
照すると、パリティエラーの発生した物理アドレスを知
ることができエラー発生メモリ系統保持部4を参照する
ことで、現在どの系のメモリが正常なメモリ系統である
かを知ることができる。この後、エラー発生メモリ系統
保持部4の内容に従って残っている正常なメモリ系統の
うち1系統を選択するように、アクセスメモリ選択部9
に対してI10書き込み命令を実行し、エラー発生アド
レス保持部2で参照した物理アドレスのデータを読み出
すと同時にそのデータをすべての系のメモリのその物理
アドレスに書き込んでやる。こうすることで、偶発的な
エラーの発生した系のデータも訂正され、正常なメモリ
系統によるシステムの連続動作を可能にする。When a parity error occurs during reading, an interrupt is generated in the central processing unit 1, and according to an interrupt vector specified in advance, the process branches to the start address of the interrupt processing routine when a memory barrier error occurs, and is executed. During this process, by referring to the error occurrence address holding unit 2, you can know the physical address where the parity error has occurred, and by referring to the error occurrence memory system holding unit 4, you can know which system of memory is currently normal memory. You can tell if it's a strain. Thereafter, the access memory selection unit 9 selects one of the remaining normal memory systems according to the contents of the error memory system holding unit 4.
It executes the I10 write command to read out the data at the physical address referenced by the error occurrence address holding unit 2, and at the same time writes that data to that physical address in the memories of all systems. By doing this, the data of the system where an accidental error has occurred is also corrected, allowing continuous operation of the system using the normal memory system.
また、もう−度エラーのおこった系にメモリを戻し、同
一アドレスを読み出してエラーがおこらなければ、これ
を偶発的なものとして、エラー発生メモリ系統保持部4
における対応したビットをOFFにし、不良とみなされ
たメモリ系統を正常なものとしてみなすことも可能であ
る。In addition, if the memory is returned to the system where the error occurred and the same address is read out and no error occurs, this is treated as an accidental event and the memory system holding unit 4 where the error occurred
It is also possible to turn off the corresponding bit in the memory system and consider the memory system that is considered to be defective to be normal.
但し、メモリバリヤーエラーが発生し、さらにその割込
み処理ルーチンにおいてメモリバリヤーエラーが発生し
た場合のシステムのデッドロックは避ける必要がある。However, it is necessary to avoid system deadlock in the event that a memory barrier error occurs and a memory barrier error occurs in the interrupt processing routine.
本発明により、メモリバリヤーエラー発生によるシステ
ム停止を軽減させることができるとともに、システム全
体の信頼性を向上させることができる。According to the present invention, it is possible to reduce system stoppage due to the occurrence of a memory barrier error, and it is also possible to improve the reliability of the entire system.
第1図は、本発明の実施例のブロック図である。
1・・・中央処理装置、2・・・エラー発生アドレス保
持部、3・・・割り込み発生部、4・・・エラー発生メ
モリ系統保持部、5・・・書き込みバッファ、6・・・
1系読み出しバッファ、7・・・2系読み出しバ・yフ
ァ、8・・・n系読み出しバッファ、9・・・アクセス
メモリ選択部、10・・・1系パリテイ検出・付加回路
、11・・・2系パリテイ検出・付加回路、12・・・
n系パリティ検出・付加回路、13・・・1系メモリ、
14・・・1系パリテイビツト用メモリ、15・・・2
系メモリ、16・・・2系パリテイビツト用メモリ、1
7・・・n系メモリ、18・・・n系パリティビット用
メモリ。FIG. 1 is a block diagram of an embodiment of the invention. DESCRIPTION OF SYMBOLS 1...Central processing unit, 2...Error occurrence address holding unit, 3...Interrupt generation unit, 4...Error occurrence memory system holding unit, 5...Write buffer, 6...
1 system read buffer, 7...2 system read buffer, 8...n system read buffer, 9...access memory selection unit, 10...1 system parity detection/addition circuit, 11...・2 system parity detection/additional circuit, 12...
n-system parity detection/addition circuit, 13...1-system memory,
14...1 series parity bit memory, 15...2
System memory, 16...2 system parity bit memory, 1
7...n-series memory, 18...n-series parity bit memory.
Claims (1)
された1つの系のみが有効となるように制御されるn系
統(n≧2)のメモリと、メモリパリテイエラー発生時
にエラーの発生のあったアドレスを保持するエラー発生
アドレス保持部と、メモリパリテイエラー発生時にエラ
ーの発生のあったメモリの系統を保持するエラー発生メ
モリ系統保持部とを含むことを特徴とするメモリ装置。 2、書き込み時は同時に書き込まれ、読み出し時は選択
された1つの系のみが有効となるように制御されるn系
統(n≧2)のメモリと、メモリバリヤー発生時にエラ
ーの発生のあったアドレスを保持するエラー発生アドレ
ス保持部と、メモリパリテイ発生時にエラーの発生のあ
ったメモリの系統を保持するエラー発生メモリ保持系統
部とを含み、メモリパリテイエラー発生時に前記エラー
発生アドレス保持部に保持されたアドレスについて前記
エラー発生メモリ系統保持部に保持されたメモリの系統
以外の系統のメモリの読み出しを有効にして前記n系統
のメモリから読み出したデータで前記n系統のメモリに
書き込みを行うことを特徴とするメモリ装置。[Claims] 1. A memory of n systems (n≧2) that is controlled so that data is simultaneously written during writing and only one selected system is valid during reading, and a memory parity error occurs. The present invention is characterized in that it includes an error occurrence address holding section that holds an address where an error has occurred at the time of occurrence, and an error occurrence memory system holding section that holds the memory system where the error has occurred when a memory parity error occurs. memory device. 2.N systems of memory (n≧2) that are controlled so that they are simultaneously written when writing and only one selected system is valid when reading, and the address where an error occurred when a memory barrier occurred. and an error occurrence memory retention system section that retains the memory system in which the error occurred when a memory parity error occurs, and an error occurrence address retention section that retains the error occurrence address retention section when a memory parity error occurs. Enabling reading of memory systems other than the memory system held in the error occurrence memory system holding unit for the held address, and writing data read from the n system memories to the n system memories. A memory device characterized by:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2195596A JPH0481953A (en) | 1990-07-24 | 1990-07-24 | Memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2195596A JPH0481953A (en) | 1990-07-24 | 1990-07-24 | Memory device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0481953A true JPH0481953A (en) | 1992-03-16 |
Family
ID=16343782
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2195596A Pending JPH0481953A (en) | 1990-07-24 | 1990-07-24 | Memory device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0481953A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013222359A (en) * | 2012-04-18 | 2013-10-28 | Fujitsu Ltd | Memory control method, memory controller and electronic apparatus |
-
1990
- 1990-07-24 JP JP2195596A patent/JPH0481953A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013222359A (en) * | 2012-04-18 | 2013-10-28 | Fujitsu Ltd | Memory control method, memory controller and electronic apparatus |
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