JPS6231438B2 - - Google Patents
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- JPS6231438B2 JPS6231438B2 JP57103636A JP10363682A JPS6231438B2 JP S6231438 B2 JPS6231438 B2 JP S6231438B2 JP 57103636 A JP57103636 A JP 57103636A JP 10363682 A JP10363682 A JP 10363682A JP S6231438 B2 JPS6231438 B2 JP S6231438B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- program counter
- address
- rom
- contents
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 101150065817 ROM2 gene Proteins 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 3
- 238000012360 testing method Methods 0.000 description 3
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Executing Machine-Instructions (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
この発明はマイクロコンピユータのように
ROMを内蔵している半導体集積回路で、ROMの
内容だけを単独にテストするため、又はROMの
内容を順次読出すことによつてコードを発生しコ
ード発生器として使用する場合の回路構成に関す
るものである。
ROMを内蔵している半導体集積回路で、ROMの
内容だけを単独にテストするため、又はROMの
内容を順次読出すことによつてコードを発生しコ
ード発生器として使用する場合の回路構成に関す
るものである。
従来この種の回路としては第１図に示すものが
あつた。図において１はマイクロコンピユータと
して用いられる半導体集積回路（以下ICと略記
する）を総合的に示し、２はROM、３は命令デ
コーダ、４はオペランドレジスタ、５はプログラ
ムカウンタ、６はアドレスレジスタ、７はセレク
タ・デコーダ、８はモード信号レジスタである。
あつた。図において１はマイクロコンピユータと
して用いられる半導体集積回路（以下ICと略記
する）を総合的に示し、２はROM、３は命令デ
コーダ、４はオペランドレジスタ、５はプログラ
ムカウンタ、６はアドレスレジスタ、７はセレク
タ・デコーダ、８はモード信号レジスタである。
普通の動作モードではプログラムカウンタ５の
内容がセレクタ・デコーダ７を経てROM２への
アドレスとなり、ROM２からそのアドレス位置
に格納されているデータが命令デコーダ３に読出
されて、デコードされ、そのデコード結果に従つ
てデータ処理が実行される。このデータ処理のう
ちには次のステツプでROM２から読出すべき命
令のアドレスを決定する処理も含まれており、命
令デコーダ３からプログラムカウンタ５へ特に指
令がない場合は、プログラムカウンタ５はインク
レメント回路（increment）回路（図示せず）に
より現時点の内容に数値１を加算して次のアドレ
スとする。したがつて、この場合はROM２から
はアドレス順に配列されている命令が順次読出さ
れる。オペランドレジスタ４には命令デコーダ３
における命令のデコード結果に従つて次のアドレ
スとなる数値（命令デコーダ３の内容中に含まれ
ている）が設定されることがあり、命令デコーダ
３からプログラムカウンタ５にオペランドレジス
タ４の内容を入力する場合がある。これが分岐命
令に対応し、ROM２にアクセスするアドレスは
従来のアドレスから連続したアドレスとはならず
オペランドレジスタ４に設定されていた数値のア
ドレスへジヤンプする。以上のようにしてIC１
による制御が行われる。
内容がセレクタ・デコーダ７を経てROM２への
アドレスとなり、ROM２からそのアドレス位置
に格納されているデータが命令デコーダ３に読出
されて、デコードされ、そのデコード結果に従つ
てデータ処理が実行される。このデータ処理のう
ちには次のステツプでROM２から読出すべき命
令のアドレスを決定する処理も含まれており、命
令デコーダ３からプログラムカウンタ５へ特に指
令がない場合は、プログラムカウンタ５はインク
レメント回路（increment）回路（図示せず）に
より現時点の内容に数値１を加算して次のアドレ
スとする。したがつて、この場合はROM２から
はアドレス順に配列されている命令が順次読出さ
れる。オペランドレジスタ４には命令デコーダ３
における命令のデコード結果に従つて次のアドレ
スとなる数値（命令デコーダ３の内容中に含まれ
ている）が設定されることがあり、命令デコーダ
３からプログラムカウンタ５にオペランドレジス
タ４の内容を入力する場合がある。これが分岐命
令に対応し、ROM２にアクセスするアドレスは
従来のアドレスから連続したアドレスとはならず
オペランドレジスタ４に設定されていた数値のア
ドレスへジヤンプする。以上のようにしてIC１
による制御が行われる。
ところで、場合によつてはROM２の内容を読
出してテストすることが必要であり、又はこの
IC１を単なるコード発生器として使用する目的
でROM２の内容を順次読出す場合がある。この
ような場合のために、第１図に示すように命令デ
コーダ３の内容を外部へ導出できるポートを備え
ているが、この場合、命令デコーダ３の制御によ
つてプログラムカウンタ５の内容がジヤンプする
ことは好ましくないので、アドレスレジスタ６へ
外部からアドレスを設定し、セレクタ・デコーダ
７でアドレスレジスタ６の内容からROM２への
アドレスを作成する。セレクタ・デコーダ７の切
換制御はモード信号レジスタ８に外部からセツト
されるモード信号の論理に従つて実施される。
出してテストすることが必要であり、又はこの
IC１を単なるコード発生器として使用する目的
でROM２の内容を順次読出す場合がある。この
ような場合のために、第１図に示すように命令デ
コーダ３の内容を外部へ導出できるポートを備え
ているが、この場合、命令デコーダ３の制御によ
つてプログラムカウンタ５の内容がジヤンプする
ことは好ましくないので、アドレスレジスタ６へ
外部からアドレスを設定し、セレクタ・デコーダ
７でアドレスレジスタ６の内容からROM２への
アドレスを作成する。セレクタ・デコーダ７の切
換制御はモード信号レジスタ８に外部からセツト
されるモード信号の論理に従つて実施される。
第２図は第１図のプログラムカウンタ５、アド
レスレジスタ６及びセレクタ・デコーダの関連回
路を示すブロツク図で、９，１０はモード信号レ
ジスタ８から出力されるモード信号を伝送する制
御線であり、１２，１９，２６はプログラムカウ
ンタ５を構成する各ビツトのフリップフロツプで
ある。たとえば、アドレスはｎビツトから構成さ
れるとすればフリップフロツプ１２，１９，……
２６はｎ段でプログラムカウンタ５を構成し１
３，２０，……２７はそれぞれの出力端子であ
る。アドレスレジスタ６も各ビツトのフリップフ
ロツプ１６，２３，……３０のｎ個のフリップフ
ロツプの構成からなり、１５，２２，……２９は
それぞれその出力端子、１７，２４，……３１は
それぞれの入力端子である。カウンタ５もレジス
タ６も並列入力及び並列出力を備えているが、カ
ウンタ５はインクレメント回路により数値１を加
えるための段間結合３２，３３，……３４を備え
ている。また１１，１８，……２５はオペランド
レジスタ４からプログラムカウンタ５の各並列ビ
ツトへ入力する信号入力端子、４１は命令デコー
ダ３からプログラムカウンタへ出力されるロード
信号を示す。３５，３６，……３７，３８，３
９，４０，４２，４３，……４４はそれぞれトラ
ンジスタで、セレクタ・デコーダ７のセレクタ部
はトランジスタ３５，３６，……３７，３８，３
９，……４０によつて構成され、端子１３，２
０，……２７からの信号及び端子１５，２２，…
…２９からの信号を入力しいずれかの信号を端子
１４，２１，……２８へ出力する。７０はセレク
タ・デコーダ７のデコーダ部である。
レスレジスタ６及びセレクタ・デコーダの関連回
路を示すブロツク図で、９，１０はモード信号レ
ジスタ８から出力されるモード信号を伝送する制
御線であり、１２，１９，２６はプログラムカウ
ンタ５を構成する各ビツトのフリップフロツプで
ある。たとえば、アドレスはｎビツトから構成さ
れるとすればフリップフロツプ１２，１９，……
２６はｎ段でプログラムカウンタ５を構成し１
３，２０，……２７はそれぞれの出力端子であ
る。アドレスレジスタ６も各ビツトのフリップフ
ロツプ１６，２３，……３０のｎ個のフリップフ
ロツプの構成からなり、１５，２２，……２９は
それぞれその出力端子、１７，２４，……３１は
それぞれの入力端子である。カウンタ５もレジス
タ６も並列入力及び並列出力を備えているが、カ
ウンタ５はインクレメント回路により数値１を加
えるための段間結合３２，３３，……３４を備え
ている。また１１，１８，……２５はオペランド
レジスタ４からプログラムカウンタ５の各並列ビ
ツトへ入力する信号入力端子、４１は命令デコー
ダ３からプログラムカウンタへ出力されるロード
信号を示す。３５，３６，……３７，３８，３
９，４０，４２，４３，……４４はそれぞれトラ
ンジスタで、セレクタ・デコーダ７のセレクタ部
はトランジスタ３５，３６，……３７，３８，３
９，……４０によつて構成され、端子１３，２
０，……２７からの信号及び端子１５，２２，…
…２９からの信号を入力しいずれかの信号を端子
１４，２１，……２８へ出力する。７０はセレク
タ・デコーダ７のデコーダ部である。
普通の動作モードでは制御線９の信号が論理
「１」で制御線１０の信号が論理「０」であり、
端子１４，２１，……２８へは端子１３，２０，
……２７の信号が接続され、またロード信号４１
が論理「１」のときはオペランドレジスタ４から
の信号が端子１１，１８，……２５を経てプログ
ラムカウンタ５に入力され、プログラムがジヤン
プする。ロード信号４１の論理が「０」のときは
プログラムカウンタ５の内容はインクレメント回
路により順次１ずつ変化する。
「１」で制御線１０の信号が論理「０」であり、
端子１４，２１，……２８へは端子１３，２０，
……２７の信号が接続され、またロード信号４１
が論理「１」のときはオペランドレジスタ４から
の信号が端子１１，１８，……２５を経てプログ
ラムカウンタ５に入力され、プログラムがジヤン
プする。ロード信号４１の論理が「０」のときは
プログラムカウンタ５の内容はインクレメント回
路により順次１ずつ変化する。
動作モードを切換え、制御線９の信号を論理
「０」とし制御線１０の信号を論理「１」とする
とアドレスレジスタ６の出力が端子１４，２１，
……２８に接続される。アドレスレジスタ６の内
容は外部から端子１７，２４，……３１を経て任
意のアドレスを入力することによつて変化するこ
とができる。
「０」とし制御線１０の信号を論理「１」とする
とアドレスレジスタ６の出力が端子１４，２１，
……２８に接続される。アドレスレジスタ６の内
容は外部から端子１７，２４，……３１を経て任
意のアドレスを入力することによつて変化するこ
とができる。
ROM２をテストする場合は命令デコーダ３の
内容を外部に出力し所定のビツトパターンと比較
照合すればよい。
内容を外部に出力し所定のビツトパターンと比較
照合すればよい。
従来の回路は上述のとおりに構成されているた
め、アドレスレジスタ６、セレクタ・デコーダ７
を別に備えていなければならず、回路が複雑とな
り集積回路面積が増加するばかりでなく、端子１
７，２４，……３１へ入力するアドレス信号を外
部で作成せねばならぬという欠点があつた。
め、アドレスレジスタ６、セレクタ・デコーダ７
を別に備えていなければならず、回路が複雑とな
り集積回路面積が増加するばかりでなく、端子１
７，２４，……３１へ入力するアドレス信号を外
部で作成せねばならぬという欠点があつた。
この発明は従来の回路の上記の欠点を除去する
ためになされたもので、簡単なモード切換によつ
てROM２の内容をその配列順に出力することの
できるROM内蔵半導体集積回路を提供すること
を目的としている。
ためになされたもので、簡単なモード切換によつ
てROM２の内容をその配列順に出力することの
できるROM内蔵半導体集積回路を提供すること
を目的としている。
以下図面についてこの発明の実施例を説明す
る。第３図はこの発明の一実施例を示すブロツク
図で、第１図及び第２図と同一符号は同一又は相
当部分を示し、４５は第２図の信号９と同様普通
の運転モードにおいてのみ「１」となる信号であ
り、４６はアンドゲートである。
る。第３図はこの発明の一実施例を示すブロツク
図で、第１図及び第２図と同一符号は同一又は相
当部分を示し、４５は第２図の信号９と同様普通
の運転モードにおいてのみ「１」となる信号であ
り、４６はアンドゲートである。
第３図の回路は第２図の回路に比しアドレスレ
ジスタ６とセレクタ・デコーダ７のセレクタ部を
欠くがモード信号レジスタ８からの信号４５の論
理が「１」である場合は第２図の回路と同様な動
作をすることは明らかである。また、モード信号
を切換えて信号４５の論理を「０」にしておくと
命令デコーダ３からロード信号４１が出力されて
もアンドゲート４６で阻止されるからプログラム
カウンタ５の内容は数値１ずつ増加しROM２の
内容はこれに対応して順次命令デコーダ３に入力
されると共にIC１の外部へ導出される。
ジスタ６とセレクタ・デコーダ７のセレクタ部を
欠くがモード信号レジスタ８からの信号４５の論
理が「１」である場合は第２図の回路と同様な動
作をすることは明らかである。また、モード信号
を切換えて信号４５の論理を「０」にしておくと
命令デコーダ３からロード信号４１が出力されて
もアンドゲート４６で阻止されるからプログラム
カウンタ５の内容は数値１ずつ増加しROM２の
内容はこれに対応して順次命令デコーダ３に入力
されると共にIC１の外部へ導出される。
更に、必要な場合はプログラムカウンタ５の内
容（すなわち端子１３，２０，……２７の信号）
をIC１の外部へ導出するポートを設けることも
容易である。又アドレスカウンタ５の上位ビツト
にはインクレメント回路からの加算が影響しない
ように構成されたものがある。たとえばROM２
が複数のチツプから構成され、そのROM２内の
任意のデータにアクセスするためのアドレス信号
として（ｍ＋ｎ）ビツトのアドレス信号を必要と
するとき、アドレスデコーダを簡単化するため
（ｍ＋ｎ）ビツト中の上位ｍビツトによりどのチ
ツプを選択するかを決定し、下位ｎビツトのアド
レス信号を複数個のチツプに並列に入力して、上
位ｍビツトにより選択されたチツプの中の下位ｎ
ビツトにより定められるデータにアクセスするよ
う構成することがある。このような構成のときは
インクレメント回路からの加算によつては下位ｎ
ビツトだけは変化するように構成される。このよ
うな場合には、その上位ビツトだけを命令デコー
ダ３からの制御によつて変更できるようにしてお
けばよい。第４図はこの発明の他の実施例を示す
ブロツク図で、第３図と同一符号は同一又は相当
部分を示し、５０はプログラムカウンタ５の内容
と連結して綜合的なアドレス信号を構成し、その
アドレス信号中の上位所定数ビツト（前記の例で
はｍビツト）となる信号のレジスタで、５１……
５２はレジスタ５０の各ビツトのフリップフロツ
プ、５３，……５４はフリップフロツプ５１，…
…５２の出力端子、５５，……５６はそれぞれト
ランジスタ、５７，……５８はオペランドレジス
タ４からレジスタ５０の各並列ビツトへ入力する
信号入力端子、７１はチツプセレクトデコーダ部
である。アンドゲート４６によりロード信号４１
が阻止される場合も、トランジスタ５５，……５
６へはロード４１が直接加えられているので阻止
されることなく、信号入力端子、５７，……５８
の信号はロード信号４１によりレジスタ５０に入
力される。レジスタ５０の出力はチツプセレクト
デコーダ部７１を介しROM２の複数個のチツプ
の中の指定されたチツプを選択する。
容（すなわち端子１３，２０，……２７の信号）
をIC１の外部へ導出するポートを設けることも
容易である。又アドレスカウンタ５の上位ビツト
にはインクレメント回路からの加算が影響しない
ように構成されたものがある。たとえばROM２
が複数のチツプから構成され、そのROM２内の
任意のデータにアクセスするためのアドレス信号
として（ｍ＋ｎ）ビツトのアドレス信号を必要と
するとき、アドレスデコーダを簡単化するため
（ｍ＋ｎ）ビツト中の上位ｍビツトによりどのチ
ツプを選択するかを決定し、下位ｎビツトのアド
レス信号を複数個のチツプに並列に入力して、上
位ｍビツトにより選択されたチツプの中の下位ｎ
ビツトにより定められるデータにアクセスするよ
う構成することがある。このような構成のときは
インクレメント回路からの加算によつては下位ｎ
ビツトだけは変化するように構成される。このよ
うな場合には、その上位ビツトだけを命令デコー
ダ３からの制御によつて変更できるようにしてお
けばよい。第４図はこの発明の他の実施例を示す
ブロツク図で、第３図と同一符号は同一又は相当
部分を示し、５０はプログラムカウンタ５の内容
と連結して綜合的なアドレス信号を構成し、その
アドレス信号中の上位所定数ビツト（前記の例で
はｍビツト）となる信号のレジスタで、５１……
５２はレジスタ５０の各ビツトのフリップフロツ
プ、５３，……５４はフリップフロツプ５１，…
…５２の出力端子、５５，……５６はそれぞれト
ランジスタ、５７，……５８はオペランドレジス
タ４からレジスタ５０の各並列ビツトへ入力する
信号入力端子、７１はチツプセレクトデコーダ部
である。アンドゲート４６によりロード信号４１
が阻止される場合も、トランジスタ５５，……５
６へはロード４１が直接加えられているので阻止
されることなく、信号入力端子、５７，……５８
の信号はロード信号４１によりレジスタ５０に入
力される。レジスタ５０の出力はチツプセレクト
デコーダ部７１を介しROM２の複数個のチツプ
の中の指定されたチツプを選択する。
なお、信号４５の論理を「０」にするモードの
場合、命令デコーダ３でデコードした他の制御
（ロード信号４１以外の他の制御）は実行するよ
うな接続にしておくことも実行しないような接続
にしておくこともできる。
場合、命令デコーダ３でデコードした他の制御
（ロード信号４１以外の他の制御）は実行するよ
うな接続にしておくことも実行しないような接続
にしておくこともできる。
以上のようにこの発明によれば、従来より簡単
な回路構成で高速度にROMの内容をICの外部へ
取出すことができる。
な回路構成で高速度にROMの内容をICの外部へ
取出すことができる。
第１図は従来の回路を示すブロツク図、第２図
は第１図のプログラムカウンタ、アドレスレジス
タ及びセレクタ・デコーダの関連を示すブロツク
図、第３図はこの発明の一実施例を示すブロツク
図、第４図はこの発明の他の実施例を示すブロツ
ク図である。 １……IC、２……ROM、３……命令デコー
ダ、５……プログラムカウンタ、８……モード信
号レジスタ、４６……アンドゲート。なお、図中
同一符号は同一又は相当部分を示す。
は第１図のプログラムカウンタ、アドレスレジス
タ及びセレクタ・デコーダの関連を示すブロツク
図、第３図はこの発明の一実施例を示すブロツク
図、第４図はこの発明の他の実施例を示すブロツ
ク図である。 １……IC、２……ROM、３……命令デコー
ダ、５……プログラムカウンタ、８……モード信
号レジスタ、４６……アンドゲート。なお、図中
同一符号は同一又は相当部分を示す。
Claims (1)
- １ ROM（読出し専用メモリ）と、このROMか
ら読出された内容が格納される命令デコーダと、
この命令デコーダの内容を外部へ出力するポート
と、上記ROMを読出すためのアドレス信号を出
力するプログラムカウンタと、このプログラムカ
ウンタから出力する上記アドレス信号のうち少く
ともその下位所定数ビツトによつて定められる数
値を順次１ずつ増加するインクレメント回路と、
上記命令デコーダにおいて命令を解読した結果に
従つて上記インクレメント回路を動作させるか又
は当該命令のオペランドにより定められる数値を
上記プログラムカウンタに設定するロード信号を
出力するかの制御を行う手段と、動作モードを表
すモード信号が設定されるモード信号レジスタ
と、上記モード信号の論理が「１」のときは上記
ロード信号が上記プログラムカウンタの全入力ビ
ツトに対して有効となるように制御し、上記モー
ド信号の論理が「０」のときは上記ロード信号が
上記プログラムカウンタの上記下位所定数ビツト
に対しては無効となるように制御するゲート回路
とを備えたROM内蔵半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57103636A JPS58220298A (ja) | 1982-06-14 | 1982-06-14 | Ｒｏｍ内蔵半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57103636A JPS58220298A (ja) | 1982-06-14 | 1982-06-14 | Ｒｏｍ内蔵半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58220298A JPS58220298A (ja) | 1983-12-21 |
| JPS6231438B2 true JPS6231438B2 (ja) | 1987-07-08 |
Family
ID=14359250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57103636A Granted JPS58220298A (ja) | 1982-06-14 | 1982-06-14 | Ｒｏｍ内蔵半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58220298A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0792768B2 (ja) * | 1985-12-20 | 1995-10-09 | 日本電気株式会社 | マイクロコンピュータ |
| JPS6366638A (ja) * | 1986-09-08 | 1988-03-25 | Mitsubishi Electric Corp | マイクロコンピユ−タの命令スキツプ回路 |
| JP2615110B2 (ja) * | 1987-12-29 | 1997-05-28 | 株式会社日立製作所 | マイクロプログラムｒｏｍ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5530786A (en) * | 1978-08-28 | 1980-03-04 | Nec Corp | Microprogram control device |
-
1982
- 1982-06-14 JP JP57103636A patent/JPS58220298A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5530786A (en) * | 1978-08-28 | 1980-03-04 | Nec Corp | Microprogram control device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58220298A (ja) | 1983-12-21 |
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