JPS62298151A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPS62298151A JPS62298151A JP61140060A JP14006086A JPS62298151A JP S62298151 A JPS62298151 A JP S62298151A JP 61140060 A JP61140060 A JP 61140060A JP 14006086 A JP14006086 A JP 14006086A JP S62298151 A JPS62298151 A JP S62298151A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
本発明は、半導体集積回路装置の製造方法に関し、特に
、絶縁膜上に単結晶半導体膜を形成するのに適用して有
効な技術に関するものである。
、絶縁膜上に単結晶半導体膜を形成するのに適用して有
効な技術に関するものである。
従来のＣＭＯＳ技術では、Ｐ型半導体基板中にｎウェル
を形成するか又はｎ型半導体基板中にｐウェルを形成し
ている（例えば、徳山、橋本編著ｒＭＯ３ＬｓＩ製造技
術」（日経マグロウヒル社。
を形成するか又はｎ型半導体基板中にｐウェルを形成し
ている（例えば、徳山、橋本編著ｒＭＯ３ＬｓＩ製造技
術」（日経マグロウヒル社。
１９８５年６月２０日発行） ｐ、４０）。
しかしながら、この場合には、半導体基板とｎウェル又
はＰウェルとが絶縁膜で分離されておらず、このためい
わゆるラッチアップの発生を防止するのが難しいという
問題があった。
はＰウェルとが絶縁膜で分離されておらず、このためい
わゆるラッチアップの発生を防止するのが難しいという
問題があった。
本発明の目的は、絶縁膜により半導体基板と分離された
状態で所望の導電型の単結晶半導体膜を容易に形成する
ことが可能な技術を堤供することにある。
状態で所望の導電型の単結晶半導体膜を容易に形成する
ことが可能な技術を堤供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
半導体集積回路装置における電極配線材料としては、通
常、Ｓｉ（シリコン）が例えば１〜３重量％添加された
Ａｌ膜が用いら九でいる。本発明者は、このようなＳｉ
が添加されたＡｌ膜をＳｉ基板上に形成した場合、半導
体集積回路装置の製造工程における熱処理によって前記
Ａｌ膜中のＳｉが前記Ｓ１基板上に固相エピタキシャル
成長して、Ａｌを固溶限度まで含んでいるｐ型単結晶Ｓ
ｉ膜が得られることを見い出し、本発明を案出するに到
った。
常、Ｓｉ（シリコン）が例えば１〜３重量％添加された
Ａｌ膜が用いら九でいる。本発明者は、このようなＳｉ
が添加されたＡｌ膜をＳｉ基板上に形成した場合、半導
体集積回路装置の製造工程における熱処理によって前記
Ａｌ膜中のＳｉが前記Ｓ１基板上に固相エピタキシャル
成長して、Ａｌを固溶限度まで含んでいるｐ型単結晶Ｓ
ｉ膜が得られることを見い出し、本発明を案出するに到
った。
本願において開示される発明のうち１代表的なものの概
要を説明すれば、下記のとおりである。
要を説明すれば、下記のとおりである。
すなわち、半導体基板に溝を形成する工程と、前記溝の
一方の側壁に前記半導体基板が露出するように少なくと
も前記溝内の前記半導体基板の表面に絶縁膜を形成する
工程と、前記溝の側壁に露出している前記半導体基板の
表面に金属膜を形成する工程と、前記絶縁膜及び前記金
属膜の上に半導体膜を形成する工程と、所定の温度サイ
クルによる加熱を行うことにより、前記絶縁膜上に前記
金属膜を構成する金属原子を含む単結晶半導体膜を固相
エピタキシャル成長させる工程とをそれぞれ具備してい
る。
一方の側壁に前記半導体基板が露出するように少なくと
も前記溝内の前記半導体基板の表面に絶縁膜を形成する
工程と、前記溝の側壁に露出している前記半導体基板の
表面に金属膜を形成する工程と、前記絶縁膜及び前記金
属膜の上に半導体膜を形成する工程と、所定の温度サイ
クルによる加熱を行うことにより、前記絶縁膜上に前記
金属膜を構成する金属原子を含む単結晶半導体膜を固相
エピタキシャル成長させる工程とをそれぞれ具備してい
る。
上記した手段によれば、金属膜を構成する金属原子がエ
ピタキシャル成長時に半導体膜中に取り込まれるので、
金属の種類を適当に選択することにより、絶縁膜により
半導体基板と分にされた状態で所望の導電型の単結晶半
４体膜を容易に形成することができる。
ピタキシャル成長時に半導体膜中に取り込まれるので、
金属の種類を適当に選択することにより、絶縁膜により
半導体基板と分にされた状態で所望の導電型の単結晶半
４体膜を容易に形成することができる。
以下２本発明の構成について、一実施例に基づき図面を
参照しながら説明する。
参照しながら説明する。
なお、全図において、同一の機能を有するものには同一
の符号を付け、その繰り返しの説明は省略する。
の符号を付け、その繰り返しの説明は省略する。
第１図に示すように、まず例えばｎ型Ｓｉ基板のような
半導体基板１の表面に例えば矩形断面の溝２を形成し、
次いでこの半導体基板１の表面に例えば熱酸化法により
例えばＳｉＯ２膜のような絶縁膜３を形成した後、この
絶縁膜３のうちの溝２の一方の側壁２ａに位置する部分
を選択的にエツチング除去してこの部分に前記半導体基
板１を露出させる９次に全面にＡｌ１ｉ！ ４を形成し
た後、このＡｌ膜４のうちの前記溝２の側壁２ａに位置
する部分のみを残してその他の部分をエツチング除去す
る。
半導体基板１の表面に例えば矩形断面の溝２を形成し、
次いでこの半導体基板１の表面に例えば熱酸化法により
例えばＳｉＯ２膜のような絶縁膜３を形成した後、この
絶縁膜３のうちの溝２の一方の側壁２ａに位置する部分
を選択的にエツチング除去してこの部分に前記半導体基
板１を露出させる９次に全面にＡｌ１ｉ！ ４を形成し
た後、このＡｌ膜４のうちの前記溝２の側壁２ａに位置
する部分のみを残してその他の部分をエツチング除去す
る。
この後、全面に例えばＣＶＤ法により例えば多結晶Ｓｉ
＠５を形成する。
＠５を形成する。
次にこの状態で、所定の温度範囲での温度サイクル、例
えば第６図に示すように１００’Ｃと５００℃との間の
温度サイクルＡによる加熱を行う。
えば第６図に示すように１００’Ｃと５００℃との間の
温度サイクルＡによる加熱を行う。
この温度サイクルＡは、例えば昇温は比較的速く行い、
降温は徐々に行うように選び、例えば第６図の各時間間
隔ｔ＋、ｔ２、ｔ３をそれぞれ例えば５〜ＩＯ分、１０
分、３０〜４０分に選択する。
降温は徐々に行うように選び、例えば第６図の各時間間
隔ｔ＋、ｔ２、ｔ３をそれぞれ例えば５〜ＩＯ分、１０
分、３０〜４０分に選択する。
なおこの温度サイクルは１例えば正弦波的な温度サイク
ルとすることも可能である。
ルとすることも可能である。
この温度サイクルＡによる加熱を行うと、第６図に示す
Ａｌ−３ｉ系状態図かられかるように、前記Ａｌｌ膜中
中Ｓｉの固溶度も時間ｔと共に曲ｆｉＢで示すように変
動する。すなわち、昇温時にはＡＩ膜膜中中Ｓｌの固溶
度は増加し、降温時には減少する。
Ａｌ−３ｉ系状態図かられかるように、前記Ａｌｌ膜中
中Ｓｉの固溶度も時間ｔと共に曲ｆｉＢで示すように変
動する。すなわち、昇温時にはＡＩ膜膜中中Ｓｌの固溶
度は増加し、降温時には減少する。
この場合、前記半導体基板１よりも前記多結晶Ｓｉ膜５
の方が安定度が低く （自由エネルギーが大きい）で活
性であるため、昇温時にＡｌ膜４はこれに接している多
結晶Ｓｉ膜５からＳｉを吸収し、降温時にはこのＡｌｌ
膜中中Ｓｉが溝２の側壁２ａにおける半導体基板１の表
面に固相エピタキシャル成長する。このようなエピタキ
シャル成長が、前記温度サイクルＡと共にＡｌＢ２が側
ｕ２ａと反対側に移動しつつ、半導体基板１の表面に平
行な方向に順次進行する。この結果、第２図に示すよう
な過程を経て、第３図に示すように、溝２内の絶鮎膜３
上に、Ａｌ原子を固溶限度まで含んだｐ型単結晶Ｓｉ膜
６が形成される。これによって、イオン打ち込み等によ
る不純物ドーピングを行うことなく、半導体基板１と分
離された状態で絶！ｖ３上にｐ型単結晶Ｓｉ膜６を容易
に形成することができる。しかも、このｐ型単結晶Ｓｉ
膜６の表面を半導体基板１の表面とほぼ同一の高さにす
ることができるので１段差がなく、後の工程を進めろ上
で有利である。
の方が安定度が低く （自由エネルギーが大きい）で活
性であるため、昇温時にＡｌ膜４はこれに接している多
結晶Ｓｉ膜５からＳｉを吸収し、降温時にはこのＡｌｌ
膜中中Ｓｉが溝２の側壁２ａにおける半導体基板１の表
面に固相エピタキシャル成長する。このようなエピタキ
シャル成長が、前記温度サイクルＡと共にＡｌＢ２が側
ｕ２ａと反対側に移動しつつ、半導体基板１の表面に平
行な方向に順次進行する。この結果、第２図に示すよう
な過程を経て、第３図に示すように、溝２内の絶鮎膜３
上に、Ａｌ原子を固溶限度まで含んだｐ型単結晶Ｓｉ膜
６が形成される。これによって、イオン打ち込み等によ
る不純物ドーピングを行うことなく、半導体基板１と分
離された状態で絶！ｖ３上にｐ型単結晶Ｓｉ膜６を容易
に形成することができる。しかも、このｐ型単結晶Ｓｉ
膜６の表面を半導体基板１の表面とほぼ同一の高さにす
ることができるので１段差がなく、後の工程を進めろ上
で有利である。
次に多結晶Ｓｉ膜５、ｐ型単結晶Ｓ１膜６の両端部及び
ＡＩ膜４をエツチング除去して、第４図に示す状態とす
る。
ＡＩ膜４をエツチング除去して、第４図に示す状態とす
る。
次に第５図に示すように、例えばＣＶＤ法により全面に
例えばＳｉＯ２膜のような絶縁膜７を形成した後、全面
エツチングを行うことにより、ｐ型単結晶Ｓｉ膜６と溝
２の側壁との間を前記絶縁膜７で埋めた構造とする０次
に、前記ｐ型単結晶Ｓｉ膜６の表面に例えば熱酸化法に
より例えば５１０２膜のようなゲート絶縁膜８を形成し
、さらに例えば多結晶Ｓｉ膜のようなゲート電極９１例
えばｎ゛型のソース領域１０及びドレイン領域１１を形
成して、ｎチャネルＭＯ３ＦＥ、Ｔ１２を形成する。こ
の後絶縁膜３上に例えば多結晶Ｓｉ＠のようなゲート電
極９を形成し、さらに半導体基板１中に例えばＰ゛型の
ソース領域１３及びドレイン領域１４を形成して、絶縁
膜３をゲート絶縁膜とするＰチャネルＭＯＳＦＥＴ１５
を形成し、これによって目的とするＣＭＯ５ＬＳＩを完
成させる。
例えばＳｉＯ２膜のような絶縁膜７を形成した後、全面
エツチングを行うことにより、ｐ型単結晶Ｓｉ膜６と溝
２の側壁との間を前記絶縁膜７で埋めた構造とする０次
に、前記ｐ型単結晶Ｓｉ膜６の表面に例えば熱酸化法に
より例えば５１０２膜のようなゲート絶縁膜８を形成し
、さらに例えば多結晶Ｓｉ膜のようなゲート電極９１例
えばｎ゛型のソース領域１０及びドレイン領域１１を形
成して、ｎチャネルＭＯ３ＦＥ、Ｔ１２を形成する。こ
の後絶縁膜３上に例えば多結晶Ｓｉ＠のようなゲート電
極９を形成し、さらに半導体基板１中に例えばＰ゛型の
ソース領域１３及びドレイン領域１４を形成して、絶縁
膜３をゲート絶縁膜とするＰチャネルＭＯＳＦＥＴ１５
を形成し、これによって目的とするＣＭＯ５ＬＳＩを完
成させる。
上述のように構成された本実施例による０ＭＯ３ＬＳＩ
においては、既述のように半導体基板１とｐ型単結晶Ｓ
１膜６とが絶縁膜３により互いに分離されているので、
ラッチアップの発生を効果的に防止することができると
共に、寄生容量の低減を図ることができる。
においては、既述のように半導体基板１とｐ型単結晶Ｓ
１膜６とが絶縁膜３により互いに分離されているので、
ラッチアップの発生を効果的に防止することができると
共に、寄生容量の低減を図ることができる。
以上、本発明者によってなされた発明を前記実施例に基
づき具体的に説明したが１本発明は前記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲において
種々変形し得ることは勿論である。
づき具体的に説明したが１本発明は前記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲において
種々変形し得ることは勿論である。
例えば、本発明は、ＣＭＯ３ＬＳＩ以外の各種半導体！
ＪＡ積回路装置の製造に適用することが可能である。
ＪＡ積回路装置の製造に適用することが可能である。
本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
すなわち、絶縁膜により半導体基板と分離さ九た状態で
所望の導電型の単結晶半導体膜を容易に形成することが
できる。
所望の導電型の単結晶半導体膜を容易に形成することが
できる。
第１図〜第５図は、本発明の一実施例による０ＭＯ３Ｌ
ＳＩの製造方法を工程類に示す断面図、第６図は、Ａｌ
−３ｉ系状態図及び温度サイクルによるＳｉの固溶度の
変動を示す図である。
ＳＩの製造方法を工程類に示す断面図、第６図は、Ａｌ
−３ｉ系状態図及び温度サイクルによるＳｉの固溶度の
変動を示す図である。
Claims (1)
- 【特許請求の範囲】 １、絶縁膜上に単結晶半導体膜を形成することにより半
導体集積回路装置を製造するようにした半導体集積回路
装置の製造方法であって、半導体基板に溝を形成する工
程と、前記溝の一方の側壁に前記半導体基板が露出する
ように少なくとも前記溝内の前記半導体基板の表面に絶
縁膜を形成する工程と、前記溝の側壁に露出している前
記半導体基板の表面に金属膜を形成する工程と、前記絶
縁膜及び前記金属膜の上に半導体膜を形成する工程と、
所定の温度サイクルによる加熱を行うことにより、前記
絶縁膜上に前記金属膜を構成する金属原子を含む前記単
結晶半導体膜を固相エピタキシャル成長させる工程とを
それぞれ具備することを特徴とする半導体集積回路装置
の製造方法。 ２、前記半導体基板の導電型と前記単結晶半導体膜の導
電型とが互いに異なることを特徴とする特許請求の範囲
第１項記載の半導体集積回路装置の製造方法。 ３、前記半導体基板の導電型がｎ型であり、前記単結晶
半導体膜の導電型がｐ型であることを特徴とする特許請
求の範囲第２項記載の半導体集積回路装置の製造方法。 ４、前記半導体基板がＳｉ基板であり、前記半導体膜が
多結晶Ｓｉ膜であることを特徴とする特許請求の範囲第
１項〜第３項のいずれか一項記載の半導体集積回路装置
の製造方法。 ５、前記金属膜がＡｌ膜であることを特徴とする特許請
求の範囲第１項〜第４項のいずれか一項記載の半導体集
積回路装置の製造方法。 ６、前記単結晶半導体膜がＡｌを固溶限度まで含んでい
るｐ型単結晶Ｓｉ膜であることを特徴とする特許請求の
範囲第１項〜第５項のいずれか一項記載の半導体集積回
路装置の製造方法。 ７、前記半導体集積回路装置がＣＭＯＳＬＳＩであるこ
とを特徴とする特許請求の範囲第１項〜第６項のいずれ
か一項記載の半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61140060A JPS62298151A (ja) | 1986-06-18 | 1986-06-18 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61140060A JPS62298151A (ja) | 1986-06-18 | 1986-06-18 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62298151A true JPS62298151A (ja) | 1987-12-25 |
Family
ID=15260048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61140060A Pending JPS62298151A (ja) | 1986-06-18 | 1986-06-18 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62298151A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07153689A (ja) * | 1993-06-22 | 1995-06-16 | Semiconductor Energy Lab Co Ltd | 半導体およびその作製方法 |
| US5888857A (en) * | 1992-12-04 | 1999-03-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US6319761B1 (en) | 1993-06-22 | 2001-11-20 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a thin film transistor |
| US6479331B1 (en) | 1993-06-30 | 2002-11-12 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a semiconductor device |
| US6713330B1 (en) | 1993-06-22 | 2004-03-30 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a thin film transistor |
| JP2010028085A (ja) * | 2008-03-15 | 2010-02-04 | Toshiba Corp | ハイブリッド基板回路 |
-
1986
- 1986-06-18 JP JP61140060A patent/JPS62298151A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5888857A (en) * | 1992-12-04 | 1999-03-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| JPH07153689A (ja) * | 1993-06-22 | 1995-06-16 | Semiconductor Energy Lab Co Ltd | 半導体およびその作製方法 |
| US6319761B1 (en) | 1993-06-22 | 2001-11-20 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a thin film transistor |
| US6713330B1 (en) | 1993-06-22 | 2004-03-30 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a thin film transistor |
| US6479331B1 (en) | 1993-06-30 | 2002-11-12 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a semiconductor device |
| JP2010028085A (ja) * | 2008-03-15 | 2010-02-04 | Toshiba Corp | ハイブリッド基板回路 |
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