JPS62282449A - はんだバンプの製造方法 - Google Patents

はんだバンプの製造方法

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Publication number
JPS62282449A
JPS62282449A JP61126436A JP12643686A JPS62282449A JP S62282449 A JPS62282449 A JP S62282449A JP 61126436 A JP61126436 A JP 61126436A JP 12643686 A JP12643686 A JP 12643686A JP S62282449 A JPS62282449 A JP S62282449A
Authority
JP
Japan
Prior art keywords
resist
thin film
plating
10mum
exceeding
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP61126436A
Other languages
English (en)
Inventor
Kenichi Ogawa
健一 小川
Matsuo Kishi
松雄 岸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Instruments Inc
Original Assignee
Seiko Instruments Inc
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Filing date
Publication date
Application filed by Seiko Instruments Inc filed Critical Seiko Instruments Inc
Priority to JP61126436A priority Critical patent/JPS62282449A/ja
Publication of JPS62282449A publication Critical patent/JPS62282449A/ja
Pending legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3457Solder materials or compositions; Methods of application thereof
    • H05K3/3473Plating of solder

Landscapes

  • Wire Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 3、発明の詳細な説明 (産業上の利用分野) 本発明はフリップチップボンディング等に使用されるは
んだバンブ付ICの製造方法に関する。
(発明の概要) 本発明は電気めっき、無電解めっきなどの湿式めっきに
よるはんだバンプの製造において、特にめっきのマスキ
ング部に特徴を右するらので、マスキング層を10ミク
ロン以下の薄膜レジスト、その上層に上記薄膜レジスト
の開口部より大きい開口部を有する10ミクロン以上の
厚膜レジストを形成した二層構造として、バンブピッチ
のせまいバンプをも効率的に製造可能にしたものである
(従来の技術) 従来、湿式めっきによりはんだバンプを形成する方法と
しては、バット部のみMl ?B= Nを露出し、表面
をPSG膜、窒化膜等のパシベーション膜を施こしたI
C上に下地との密着性の高いクロムなどの金11F1.
銅などのめっき製の良い導電膜を形成した後、膜厚数ミ
クロン程度のレジストによりバンプ形成部以外をマスキ
ングする方法が一般的であった。また特公昭54−34
141にみられるように膜厚の厚いフォトレジストを前
記数ミクロン程度のレジストのかわりに使用した方法も
バンブ形成方法として提案されている。
(発明が解決しようとする問題点) しかしながら、従来の方法には次のような問題があった
はんだバンブ付tCはフリップデツプボンディングのよ
うな実装方式により使用されるが、その方式の優位性(
低コストな実装、不良ICの取り替えの容易さ)から種
々の用途に応用され、蔽近ではサーマルヘッドのドライ
バーIC,イメージセンサ−(ライン型)の読み取りI
Cにも応用されている。これらのICはその性格上置I
!i端子数が多く、またコスト上、実装上チップサイズ
を小さくし、集積度を上げる傾向にあり、^′f!度な
はんだバンブが要求され、バンブ間のピッチが小さくな
る傾向にある。このような状況からすると、従来の方法
には種々問題がある。
数ミクロン程度のレジストによるマスキング方法では、
はんだバンブの場合ベースとなる金届く主に銅などの金
属〉を形成し、その上にはんだを形成するが、はんだバ
ンブとしては100ミクロン程度の高さが必要であり、
はんだめっきも数十ミクロンの厚いめっきが必要であり
、このめっきを行なう際、高密度になればなるほど、め
っきの横方向への成長が問題となり、バンブ間でめっき
がショートしやすいという問題がある。(第4図) また厚いレジストを使用する方法も、めっきの横方向へ
の成長がない分、めっき厚ではんだの体積をかせぐ必要
があり、めっき厚が薄いレジストにくらべ非常に厚くな
り(第5図へ)、バンブ形成コストが高くなり、生産性
も低くなるという問題があった。これを避けるため第5
図Bのように開口部を大きくし、めっき厚を低く押さえ
ると、必然的にベース金属の面積も大きくなるため、は
んだバンブの高さが低い扁平なバンブといった実装性の
低いはんだバンブしか出来なかった。
さらに厚いレジストの場合、開口部を形成する際のレジ
スト現像の際、完全な現像がむずかしくうすいレジスト
残さくスカム)が発生しやすく、バンブの密着強度が低
トする場合があった。
本発明はこのような欠点を除去した高!l!度化可能な
はんだバンブの製造方法を提供することにある。
(局照点を解決するための手段) 本発明は上記問題点を解決するため、めっきを行なうた
めのレジスト形成を下記のようにした。
バンブめつきのマスキング部を10ミクロン以下のFi
fJmレジスト、その上層に上記薄膜レジストの開口部
より大きい開口部を有する10ミ゛クロン以上の厚膜レ
ジストを形成した二層構造とし、バンブ形成するように
した。
(作用) 上記のような構成することにより、10ミクロン以下の
薄膜レジストにおいてはベースとなる銅等の金属を主に
形成し、この床面積を小さく押さえかつ、1sillと
することで、レジスト現像の際の現“像性を高め、バン
ブの密着強度を高め、次の厚膜レジストの開口部を大き
くすることにより、はんだめっきの厚みがうすくても体
積がかゼげるようにすることで、安定した品質のバンブ
を効率的に製造できるようにした。
(実施例) 以下第1図〜第3図を使用して実施例により本発明を説
明する。
第1図において、集積回路を形成しM電極2以外をPS
G膜、窒化膜のようなパレベーション膜3を形成したウ
ェハ1に下地と接着性の良いクロム、ニクロム合金のよ
うな金属膜4、銅などに代表されるめっき性の良い金属
よりなるめっき用導電膜5を形成する。なおここにおい
て、金属膜4はあらかじめパッド状にパターン形成して
後めっき用導電膜5を形成してもよい。
次に液状フォトレジストあるいはフォトレジストインキ
をスピンコード法、ロールコート法、あるいはスジリー
ン印刷法などにより10ミクロン以下の厚さに形成し、
フォトマスクを使用して露光、現像し、銅などのベース
金属を形成するに必要な床面積の開口部を右する薄膜レ
ジスト層6を形成する。次にドライフィルムと総称され
る厚膜フィルム状フォトレジストあるいはフォトレジス
トインキをドライフィルムの場合ラミネート法。
フォトレジストインキの場合スクリーン印刷法等により
形成し、フォトマスクを使用して、薄膜レジスト層6よ
り大きい開口部を有する厚膜レジスト層7を形成する。
ここにおいて、薄膜レジスタ層を10ミクロン以下とす
るのは、そのレジスト現像性をより良くするためと、ベ
ース金m8の厚みが通常数〜15ミクロン程度であり、
あまり厚くする必要がないからである。また厚膜レジス
ト層7の間口部は、薄膜レジスト層6より大きくするこ
とがはんだめっきの厚みを少なくして体積をかせぐため
必要であるが、その決定に際しては、製造するはんだバ
ンプのバンブ間ピッチの関係から適当な大きさに決定す
る必要があり、同時に厚みについても10ミクロン以上
の範囲ではんだ必要体積、バンブ間ピッチ、開口部面積
との相関で決定することが必要である。
このようにしてレジスト形成したウェハにまず@酸銅め
っき浴等の電気めっき浴あるいは無電解銅めっき浴によ
り銅を数〜15ミクロン程度めっきし、ベース金属8を
形成する。次にはんだめっきを有機酵素はんだめっき浴
笠の電気・めっき浴あるいは無電解はんだめっき浴によ
り必要とされる体積分行ない、この後二層のレジストは
くり、めっき用導MI!エツチング、金rAIgIエツ
チング(あらかじめパターン形成した時にはこの時不要
)を行なった(第2図)後、はんだのウェットバック処
理を行なって、第3図に示すような球形の良好なはんだ
バンプを得た。
この時のはんだめっき厚は、一層で厚いレジストを形成
した従来方法が、現状一般的に行なわれている薄いレジ
ストの場合よりも2〜3倍程度の膜厚を必要とするのに
対し、1〜1.5倍程度の膜厚で十分であり、製造能率
の低下が軽減できた。
(発明の効果) 以上述べてきたように、本発明によれば、薄膜、厚膜の
二層レジスト構成とし、厚膜レジストの開口部を大きく
することにより、はんだめっき厚をあまり厚くすること
なく、必要な体積を確保できかつ10ミクロン以上の厚
膜レジストを使用してめっきの横方向への成長をIll
限しているため、製造効率の良い高密度バンプの製造が
可能になる。
またlliレジストを使用することで、レジスト境像の
問題によるバンプ密着強度の低下といった問題もなく安
定した品質が得られる。
【図面の簡単な説明】
第1図、第2図および第3図は本発明の実施例を示す断
面図、第4図および第5図は従来のはんだバンプ製造方
法を示す断面図である。 1・・・ウェハ 2・・・M電極 3・・・パシベーション膜 4・・・下地と接着性のよい金属膜 5・・・めっき用導電膜 6・・・薄膜レジスト 7・・・厚膜レジスト 8・・・ベース金属 9・・・はんだ 出願人  セイコー電子工業株式会社 代理人  弁理士  最 上   務 (他1名) 拳琴七萌z゛のバンブ7 第1図 4チ延19月r”ffi/でンアft′/族上虹f凹 
   オナそ8月7のハシ7°デフベ図第2図   第
3図 勺を禾の1;ん旧゛ノ\゛)アすげべ伊バI)第4図 A             [3 従号Ala丁;−ハじ)責〉万\グづ 第5図

Claims (1)

    【特許請求の範囲】
  1. 電気めっき、無電解めっきなどの湿式めっきによるはん
    だバンプの製造方法において、バンプめっきのためのマ
    スキング層を10ミクロン以下の薄膜レジスト、その上
    層に薄膜レジストの開口部より大きい開口部を有する1
    0ミクロン以上の厚膜レジストを形成した二層構造とし
    たことを特徴とするはんだバンプの製造方法。
JP61126436A 1986-05-30 1986-05-30 はんだバンプの製造方法 Pending JPS62282449A (ja)

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JP61126436A JPS62282449A (ja) 1986-05-30 1986-05-30 はんだバンプの製造方法

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JPS62282449A true JPS62282449A (ja) 1987-12-08

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JP (1) JPS62282449A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02246218A (ja) * 1989-03-20 1990-10-02 Fujitsu Ltd 半導体装置の製造方法
JP2006059917A (ja) * 2004-08-18 2006-03-02 Matsushita Electric Ind Co Ltd Csp型半導体装置及びその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02246218A (ja) * 1989-03-20 1990-10-02 Fujitsu Ltd 半導体装置の製造方法
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