JPS62282369A - 直線補間回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 本発明は簡単な回路構成で低コストの直線補間回路に関
する。

第１図に示すように、点Ｄ１と点Ｄ２のＸｆｉＪ’ｍ軸
とｙ座標軸の値が与えられて、さらにＸ軸の値ｘ　、ｅ
ｘ　、が示されてｙ軸の値ｙ、を求めようとする直線補
間回路において、従来は下記の弐〇を実施する回路７Ｊ
、２図やそ１の他式■を変形した式を実施する回路によ
って求められていた。

ｐ ｙｐ＝　Ｖ＋　＋　（ｙ２−ｙｌ）□□　　　■ｘ２　
−Ｘ。

第２図は従来の直線補間回路で２１は加算詣、２２は乗
算器である。

乗算器２２の入力端子にはそれぞれ３’２　３／１と−
Ｘ、−とで示される値が、加算器２１の人Ｘ２　−Ｘｉ 万端子には該乗算器２２の出力信号とｙ、の値が入力さ
れ補間された値ｙｐが該加算器２１の出力端子から出力
される。

ところが、第２図のような従来の直線補間回路では乗算
器を使用するため回路素子が多く必要となりコストが上
がるという欠点を有していた。

そこで本発明は、簡単な回路構成で低コストの直線補間
回路を提供するためになされたものである。

以下、本発明を図面によって詳細に説明する。

ｘ、−ｘ、を２″′とし、ｘｐを２進数のｍビットで表
すと式■は ｙＰＸ　２’＝　ｙｌＸ　　（Ｙｐ＋Ｉ）＋　ｙ２Ｘ　
Ｘｐ　　　　　　　■とすることができる。該０式の左
辺を右にｍビットシフトすればｙｐとなる。

さらにＸｐとＸｐの１の補数マ、を Ｘｐｍａ＋１ｌ−１・２−−”ａｌｌｌ−２４−−”　
　−＋ａ、−２′＋ａ＋−２’＋ａａ（イ旦し、ａｍ−
＋　、ａｍ−２＋’＝　＋ａｌ　＋ａＯ＠　　１．０　
である、）フｐ＊Ｌ−１・２ｍ−＋トｌ、ｆｉ−２・２
１２＋・・・＋ゴ２・２’＋Ｘ、・２１＋τ「。

（但し、ゴ１８．ゴｌ１ｌ−２１・・−１石１＋ＴＯは
　１．０　である、）とすると、０式は ｙｐ×２”−（ａ＋＊−１”／＋”ａａ＋−＋　’ｙ２
）２’−’＋（Ｔｉ−２・ｙｌ＋ａ、−２・ｙ２ン２ｍ
−２１−・・・　÷（ａ＋’ｙ、”ａ＋’Ｖｚ）２”　
　　（ｍｏ’ｙ＋＋ａｏ−ｙｚ）＋ｙ＋　　　　　　　
　　　■と表される。

式■のカッコ内、例えば（５゜−１・ｙＩ”ａｍ−＋・
ｙｚ）についてａ　ｌｌ−Ｉ＊　ｌであわばａｍ−＋〜
０となり該カッコ内の値はｙ２となる。またａｍ−１・
０てあ九ばａ、−、＝ｌとなり註カッコ内の値はｙＩ　
となる。

従７て■はｙｌまたはｙ２を１ビツトずつシフトして加
算していき、さらにもう一度ｙ１を加算することで計算
することがてきる。そして、その計算は第３図に示す回
路で実行することができる。

第３し１は本発明の一実施例である直線補間回路の回路
図である。

データ直列出力回路であるシフトレジスタ６は並列入力
、直列出力のシフトレジスタでロード信号入力端子ＬＤ
に入力される信号によってロートモー［；とシフトモー
トに切換えることができる。

ロート信号入力端子ＬＤに入力される信号が１のときシ
フトレジスタ６はロードモードとなってクロック信号入
力端子ＳＣにに入力されるクロック信号の立上りで入力
端子ｘＰより入力されている４ビツトのデータが該シフ
トレジスタ６にラッチされる。

ロート信号入力端子ＬＤに入力される信号か０のときシ
フトレジスタ６はシフトモードとなってクロック信号入
力端子ＳＣＫに入力されるクロッ。

り信号の立上りで該シフトレジスタ６にラッチされてい
るデータをシフトし、その時最下位ビットの信号Ｓｏを
セレクタ２へと出力する。

なお、シフトレジスタ６かロードモードのときはシフト
動作は行なわない。

選択回路２は信号ＳＯに応じて入力端子ｙ、とｙ２のそ
れぞれに入力されている入力信号のうちどちらか一方の
入力信号を出力するもので、５Ｏ＝１のとき入力端子ｙ
２へ入力されている人カイ３号か、５Ｏ＝Ｏのとき入力
端子ｙ１へ入力されている入力信号がし・ジスタ５の入
力端子へと出力する。

選択回路３は入力端子ＩＤＳに入力される信号に応じて
入力端子ｙ、に入力されている入力信号と後述する加算
器１の出力イエ号とを選択してレジスタ４へ出力するも
ので、入力端子ｉｎｓへの入力信号が１のときは入力端
子ｙ１への入力信号か、入力端子ＩＤＳへの入力信号が
０のときは加算器１の出力信号がレジスタ４へと出力さ
れる。

レジスタ４と５はクロック信号入力端子ＦＣＫに入力さ
れているクロック信号の立上りで入力信号をラッチし、
次のクロック信号の立上りまで該ラッチした信号をそれ
ぞれ出力信号ＯＡ、ＯＢとして加算器１へ出力している
。

加算器１はレジスタ５の出力信−号ＯＡとレジスタ４の
出力信号ＯＢとを加算してその和を出力端子ＡＤＤＯよ
り出力−・Ｙるもので、さらにその出力信号を右にシフ
トして選択回路３の入力端子へ入力している。

以上のようにそれぞれのブロックが動作するとき、入力
端子それぞれに第４図のタイミングで入力信号を入力す
ることによって式■の補間計算をすることができる。実
際に入力端子ｘｐ＋ｙｌ＋ｙ２に２進デ一タ信号を入力
した場合の動作を説明する。

弐〇における各変数を ｘ、−（０１０１）２．Ｖ＋＝（００００１０００）２
．ｙｚ−（０１０１０１０１）ｚとすると、第４図に示
すタイミングで動作し、Ｘ。

のビット数の回数だけ加算が行なわれ加算器１の出力端
子ＡＤＤＯより補間されたデータが出力される。その時
の各信号ＯＡ、ＯＲ及び出力端子ＡＤＤＯの値を動作に
従って第５図に示す。

次に本発明の他の実施例である第６図の直線補間回路に
ついて説明する。

シフトレジスタ６４、選択回路６３、加算器６１は第３
図のシフトレジスタ６、セレクタ２、レジスタ４と同様
の動作をするものである。

レジスタ６ｚはクリア信号入力端子ＣＬに入力される１
ε号がＯのときはクロック信号入力端子ＣＫに入力され
るクロック信号の立上りでクリアされＯに対応する出力
信号ＯＢが加算器６１へと出力される。

次にクリア信号入力端子ＣＬに入力される信号が１のと
きはクロック信号入力端子ＣＫに入力されるクロック信
号の立上りで加算器６１の出力信号をラッチし該ラッチ
したデータを出力信号ＯＢとして加算器６１へ出力する
。

以上のようにそれぞれのブロックが動作するとき、入力
端子それぞれに第７図のタイミングで入力信号を入力す
ることによって補間計算をすることができる。

なお、東６図の直線補間回路によって計算できる式は０
式における１を省略して近似値を求める下記の０式であ
る。

九×２鴫吋ｙｌｘマｐ　”　ｙ２×Ｘｐ　　　　　　■
前述の一実施例である直線補間回路の説明と同様に入力
端子Ｘｐ　　ｙ＋　　ｙ２に２進デ一タ信号を入力した
場合の各信号ＯＡ、ＯＢ及び出力端子ＡＤＤＯの値を動
作に従って第８図に示す。

以上のように本考案は加算器を効率よく利用しており、
別に乗算器を具える必要がなく、簡単な回路構成で低コ
ストの従来にない直線補間回路を提供するものである。

特許出願人　ローランド株式会社 代表者　梯　　郁　太　部 第１図 す 第２図 第３図 第４図 ｘ。

第５図 第６図 八ννυ 第７図 第８図 手続補正書く方式） １　事件の表示 昭和６１年特許願第１２６２０７号 ２　発明の名称 直線補間回路 ３　補正をする者 事件との関係：特許出願人 郵便番号　５５９ ４　補正命令の日付 ６　補正の内容

【図面の簡単な説明】

第１図は原理を表わす図、第２図は従来例、第３図は本
発明の一実施例を表わすブロック図、第４図は本発明の
タイムチャート、第５図は一つの数値例、第６図は本発
明の他の実施例を表わすブロック図、第７図は他の実施
例におけるタイミングチャート、第８図は他の実施例に
おける一つの数値例である。 ２１・・・・加算器、２２・・・・乗算器。

Claims (3)

【特許請求の範囲】
1. （１）ｘ座標軸について所定の間隔で２点のそれぞれに
   対応したｙ座標軸の値が与えられ、該２点間のｙ座標軸
   値を求める直線補間回路であってデータ直列出力回路、
   選択回路、一時保持回路加算回路とから構成され、 データ直列出力回路は前記２点間のどのｘ座標軸の位置
   に対応しているかを示すデータを入力し最下位ビットか
   ら順次出力するもの、 選択回路はデータ直列出力回路の出力信号に対応して第
   １と第２の入力端子へ入力される前記２点のｙ座標軸値
   のうちどちらか一方を選択して出力するもの、 一時保持回路は加算回路の出力信号を一時保持し、その
   保持している信号を出力するもの、加算回路は前記選択
   回路と一時保持回路の出力信号を加算しその和を出力す
   るものである直線補間回路。
2. （２）一時保持回路の初期値として０を設定するように
   した特許請求の範囲第１項記載の直線補間回路。
3. （３）一時保持回路の初期値として２点のそれぞれに対
   応した値のうち一方を設定するようにした特許請求の範
   囲第１項記載の直線補間回路。