JPS62267145A - プロッタ用制御装置 - Google Patents
プロッタ用制御装置Info
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- JPS62267145A JPS62267145A JP11190386A JP11190386A JPS62267145A JP S62267145 A JPS62267145 A JP S62267145A JP 11190386 A JP11190386 A JP 11190386A JP 11190386 A JP11190386 A JP 11190386A JP S62267145 A JPS62267145 A JP S62267145A
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- 230000015654 memory Effects 0.000 claims abstract description 47
- 238000006243 chemical reaction Methods 0.000 claims abstract description 19
- 238000000034 method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、静電プロッタにラスタデー夕を供給する静電
プロッタ用制御装置に関する。
プロッタ用制御装置に関する。
［従来の技術］
従来、供給されるエレメントデータをラスタデータに変
換した後静電プロッタに送出する静電プロッタ用制ｔＩ
Ｉ装置では、上記処理を高速化するためにラスタバッフ
ァメモリを複数個設け、変換されたラスタデータを一旦
各ラスタバッファメモリに書き込み、その後に読み出し
て上記ラスタデータを静電プロッタへ送出しており、各
ラスタバー リ − ソファメモリは、所定の順序に従いデータの書き込みと
読み出しを行なっていた。
換した後静電プロッタに送出する静電プロッタ用制ｔＩ
Ｉ装置では、上記処理を高速化するためにラスタバッフ
ァメモリを複数個設け、変換されたラスタデータを一旦
各ラスタバッファメモリに書き込み、その後に読み出し
て上記ラスタデータを静電プロッタへ送出しており、各
ラスタバー リ − ソファメモリは、所定の順序に従いデータの書き込みと
読み出しを行なっていた。
［発明が解決しようとする問題点］
しかしながら、この種の装置では、静電プロッタで記録
される図形の形状が複雑化したり、静電プロッタの記録
速度が高速化すると、制御Ｉ装置のデータ送出速度より
静電プロッタの記録速度が速くなることがあった。これ
により静電プロッタは、記録途中でデータ持ちのために
しばしば停止する状態が起き、出力図面に濃淡のむらが
発生して画質の低下を招くという問題点があった。
される図形の形状が複雑化したり、静電プロッタの記録
速度が高速化すると、制御Ｉ装置のデータ送出速度より
静電プロッタの記録速度が速くなることがあった。これ
により静電プロッタは、記録途中でデータ持ちのために
しばしば停止する状態が起き、出力図面に濃淡のむらが
発生して画質の低下を招くという問題点があった。
本発明は、上記問題点に鑑みてなされたもので、静電プ
ロッタ用制御１１装置のデータ送出速度を制御して間欠
の少ないデータ送出することにより静電プロッタの記録
速度を一定にし出力図面の画質を向上させることができ
る静電プ【」ツタ用制御装置を提供することを目的とす
る。
ロッタ用制御１１装置のデータ送出速度を制御して間欠
の少ないデータ送出することにより静電プロッタの記録
速度を一定にし出力図面の画質を向上させることができ
る静電プ【」ツタ用制御装置を提供することを目的とす
る。
［問題点を解決するための手段］
本発明は、バッファメモリに内き込まれるラスタデータ
の変換時間を検出し、該変換時間とラスタデータの出力
時間とが等しくなるようにラスタデータ出力速度を設定
し、該設定されたラスタデータ出力速度に応じてラスタ
データの出力速度制御を行うことを特徴とする。
の変換時間を検出し、該変換時間とラスタデータの出力
時間とが等しくなるようにラスタデータ出力速度を設定
し、該設定されたラスタデータ出力速度に応じてラスタ
データの出力速度制御を行うことを特徴とする。
［作用］
したがって、静電プロッタ用制御装置のデータ出力速度
は、ラスタデータの変換時間と静電プロッタへの出力時
間が等しくなるように速度制御されるので、静電プロッ
タは上記データ出力速度に応じた一定の記録速度で図形
の出力をすることができる。
は、ラスタデータの変換時間と静電プロッタへの出力時
間が等しくなるように速度制御されるので、静電プロッ
タは上記データ出力速度に応じた一定の記録速度で図形
の出力をすることができる。
［実施例］
第１図は、本発明の静電プロッタ用制ｔＩｌ装置の一実
施例を示したものである。第１図に示す実施例のブロッ
ク図は、ラスタデータの書き込みと読み出しを行なうラ
スタバッファメモリを２個設けて構成される。すなわち
第１図において、ホストコンピュータから転送されてき
たエレメントデータは、第２図に示すように各バンドご
とに選別されてエレメントバッファメモリ１１に書き込
まれる。次にエレメントバッファメモリ１１に書き込ま
れたニレメンＩ−データは、読み出されてエレメント−
ラスタ変換器１２で各バンド単位でラスタデータに変換
され、スイッチ回路１３に送出される。このスイッチ回
路１３および後述するスイッチ回路１４とは、第１のラ
スタバッファメモリ１５と第２のラスタバッフ７メモリ
１６が各バンド単位でラスタデータの書き込みと読み出
しが交互に行なえるようにメモリ制御部１７によって切
替制御されており、メモリ制御部１７は上記制御動作を
繰り返し行なう。したがって上記変換器１２でデータ変
換されたバンド１のラスタデータは、メモリ制御部１７
の制御によりスイッチ回路１３を介して、例えば第１の
ラスタバッファメモリ１５に崗き込まれる。次にバンド
１のラスタデータの書き込みが終了づると、メモリ制御
部１７はスイッチ回路１３を第２のラスタバッファメモ
リ１６側に切替制御するとともにスイッチ回路１４を第
１のラスタバッファメモリ１５側に切替制御するので、
第２のラスタバッファメモリ１６はバンド２のラスタデ
ータを取り込んで書き込み、第１のラスタバッファメモ
リ１５はバンド１のラスタデータを静電プロッタからの
レディ信号に対し、例えば１ビツトごとラスタ出力制御
部１８に読み出すことができる。そして第１のラスタバ
ッファメモリ１５によるデータ読み出しおよび第２のラ
スタバッファメモリ１６によるデータの書き込みが終了
すると、メモリ制御回路は、スイッチ回路１３．１４の
切替制御を行ない、ラスタバッファメモリには上記同様
台バンドごとのラスタデータがいったん読み込まれてか
らラスタ出力制御部１８に読み出される。
施例を示したものである。第１図に示す実施例のブロッ
ク図は、ラスタデータの書き込みと読み出しを行なうラ
スタバッファメモリを２個設けて構成される。すなわち
第１図において、ホストコンピュータから転送されてき
たエレメントデータは、第２図に示すように各バンドご
とに選別されてエレメントバッファメモリ１１に書き込
まれる。次にエレメントバッファメモリ１１に書き込ま
れたニレメンＩ−データは、読み出されてエレメント−
ラスタ変換器１２で各バンド単位でラスタデータに変換
され、スイッチ回路１３に送出される。このスイッチ回
路１３および後述するスイッチ回路１４とは、第１のラ
スタバッファメモリ１５と第２のラスタバッフ７メモリ
１６が各バンド単位でラスタデータの書き込みと読み出
しが交互に行なえるようにメモリ制御部１７によって切
替制御されており、メモリ制御部１７は上記制御動作を
繰り返し行なう。したがって上記変換器１２でデータ変
換されたバンド１のラスタデータは、メモリ制御部１７
の制御によりスイッチ回路１３を介して、例えば第１の
ラスタバッファメモリ１５に崗き込まれる。次にバンド
１のラスタデータの書き込みが終了づると、メモリ制御
部１７はスイッチ回路１３を第２のラスタバッファメモ
リ１６側に切替制御するとともにスイッチ回路１４を第
１のラスタバッファメモリ１５側に切替制御するので、
第２のラスタバッファメモリ１６はバンド２のラスタデ
ータを取り込んで書き込み、第１のラスタバッファメモ
リ１５はバンド１のラスタデータを静電プロッタからの
レディ信号に対し、例えば１ビツトごとラスタ出力制御
部１８に読み出すことができる。そして第１のラスタバ
ッファメモリ１５によるデータ読み出しおよび第２のラ
スタバッファメモリ１６によるデータの書き込みが終了
すると、メモリ制御回路は、スイッチ回路１３．１４の
切替制御を行ない、ラスタバッファメモリには上記同様
台バンドごとのラスタデータがいったん読み込まれてか
らラスタ出力制御部１８に読み出される。
ところで、エレメント−ラスタ変換器１２は、バッファ
メモリに書き込まれる各バンド単位でデータ変換を行な
うので、図面出力速度設定部１８は各バンドごとのデー
タ変換時間を上記エレメント−ラスタ変換器１２から検
出し、この変換時間と各バンドごとの出力時間が等しく
なるようにラスタデータの出力速度を設定している。こ
れにより上記ラスタ出力制御部１８は、ラスタバッファ
メモリから読み出されたラスタデータを第３図に示すタ
イムチャー１−にもとづき、データの変換時間と同一時
間で静電プロッタに送出する。なお、このラスタ出力制
御部１８にお【プるラスタデータの送出速度制御部は、
静電プロッタから送出されるレディ信号を受は取ってか
らラスタデータを送出するまでの間の時間を変化させる
ことにより行なう。したがってバンド１〜ｎのエレメン
トデータがエレメント−ラスタ変換器１２でラスタ変換
される時間１１〜Ｔｏと上記バンド１〜ｎのラスタデー
タがラスタ出力制御部１８から送出される時間ｔ１〜ｔ
とは、それぞれ■１＝ｔ１、■２−ｔ２、・・・、Ｔ
＝ｔｏになり、ラスタデータは、上記ラスタ出力制
御部１８によって各バンドごとに速度制御をうけ間欠の
少ないデータとなって静電プロッタに送出される。静電
プロッタでは、このラスタ出力制御部１８から送出され
るラスタデータが一定量、例えば２〜３ライン分になる
と一定の記録速度で図形を出力することができる。
メモリに書き込まれる各バンド単位でデータ変換を行な
うので、図面出力速度設定部１８は各バンドごとのデー
タ変換時間を上記エレメント−ラスタ変換器１２から検
出し、この変換時間と各バンドごとの出力時間が等しく
なるようにラスタデータの出力速度を設定している。こ
れにより上記ラスタ出力制御部１８は、ラスタバッファ
メモリから読み出されたラスタデータを第３図に示すタ
イムチャー１−にもとづき、データの変換時間と同一時
間で静電プロッタに送出する。なお、このラスタ出力制
御部１８にお【プるラスタデータの送出速度制御部は、
静電プロッタから送出されるレディ信号を受は取ってか
らラスタデータを送出するまでの間の時間を変化させる
ことにより行なう。したがってバンド１〜ｎのエレメン
トデータがエレメント−ラスタ変換器１２でラスタ変換
される時間１１〜Ｔｏと上記バンド１〜ｎのラスタデー
タがラスタ出力制御部１８から送出される時間ｔ１〜ｔ
とは、それぞれ■１＝ｔ１、■２−ｔ２、・・・、Ｔ
＝ｔｏになり、ラスタデータは、上記ラスタ出力制
御部１８によって各バンドごとに速度制御をうけ間欠の
少ないデータとなって静電プロッタに送出される。静電
プロッタでは、このラスタ出力制御部１８から送出され
るラスタデータが一定量、例えば２〜３ライン分になる
と一定の記録速度で図形を出力することができる。
第４図は、本発明の装置の他の実施例を示すもので、ラ
スタデータの出力速度を設定する図面出力速度設定部を
速度ヘッダー生成部２０によって構成したものである。
スタデータの出力速度を設定する図面出力速度設定部を
速度ヘッダー生成部２０によって構成したものである。
第４図において速度ヘッダー生成部２０は、エレメント
−ラスタ変換器１２でラスタ変換される各バンドごとの
データ変換時間を検出し、この変換時間と各バンドごと
の出力時間が等しくなるようにラスタデータの出力速度
を設定しさらにこのデータ出力速度から速度ヘッダーを
生成してラスタバッファメモリに送出する。
−ラスタ変換器１２でラスタ変換される各バンドごとの
データ変換時間を検出し、この変換時間と各バンドごと
の出力時間が等しくなるようにラスタデータの出力速度
を設定しさらにこのデータ出力速度から速度ヘッダーを
生成してラスタバッファメモリに送出する。
ラスタバッファメモリは、速度ヘッダーを受けると書き
込んだラスタデータの先頭に上記速度へラダーを付加す
る。ラスタバッファメモリ１５゜１６は、第１図に示し
た実施例と同様メモリ制御部１７によって制御され、ラ
スタデータの書き込みと読み出しを交互に行なっている
。ラスタバッファメモリから読み出された速度ヘッダー
を付加したラスタデータは、ラスタ出力制御部１８に取
り込まれ、ラスタ出力制御部１８は出力速度を設定した
速度ヘラグーに応じて各バンドごとのラスタデータを速
度制御し、間欠の少ないデータとして静電プロッタに送
出することができる。
込んだラスタデータの先頭に上記速度へラダーを付加す
る。ラスタバッファメモリ１５゜１６は、第１図に示し
た実施例と同様メモリ制御部１７によって制御され、ラ
スタデータの書き込みと読み出しを交互に行なっている
。ラスタバッファメモリから読み出された速度ヘッダー
を付加したラスタデータは、ラスタ出力制御部１８に取
り込まれ、ラスタ出力制御部１８は出力速度を設定した
速度ヘラグーに応じて各バンドごとのラスタデータを速
度制御し、間欠の少ないデータとして静電プロッタに送
出することができる。
なお、本発明の実施例では、ラスタバッファメモリを２
個設けた場合について説明したが、本発明は上記実施例
に限らずラスタバッファメモリを３個以上設けてもラス
タデータの送出速度制御を行なうことが可能である。
個設けた場合について説明したが、本発明は上記実施例
に限らずラスタバッファメモリを３個以上設けてもラス
タデータの送出速度制御を行なうことが可能である。
［発明の効果１
以上説明したように本発明はバッファメモリに書き込ま
れるラスタデータの変換時間を検出し、該変換時間とラ
スタデータの出力、時間が等しくなるようにラスタデー
タ出力速度を設定し、該設定されたラスタデータ出力速
度に応じてラスタデータの出力速度制御を行うので、静
電プロッタの記録速度を一定にし、出力図形の画質を向
上させることができる。
れるラスタデータの変換時間を検出し、該変換時間とラ
スタデータの出力、時間が等しくなるようにラスタデー
タ出力速度を設定し、該設定されたラスタデータ出力速
度に応じてラスタデータの出力速度制御を行うので、静
電プロッタの記録速度を一定にし、出力図形の画質を向
上させることができる。
第１図は本発明の静電プロッタ用制御装置の一実施例を
示すブロック図、第２図はエレメントバッファメモリに
幽ぎ込まれたエレメントデータを示す図、第３図は第１
図の静電プロッタ用制御装置のデータの変換時間と出力
時間の関係におけるタイムチャートを示す図、第４図は
本発明の他の実施例を示すブロック図である。 １１・・・エレメントバッファメモリ、１２・・・エレ
メント−ラスタ変換器、１３．１４・・・スイッチ回路
、１５．１６・・・ラスタバッファメモリ、１７・・・
メモリ制御部、１８・・・ラスタ出力制御部、１９・・
・図面出力速度設定部、２０・・・速度ヘッダー生成部
。
示すブロック図、第２図はエレメントバッファメモリに
幽ぎ込まれたエレメントデータを示す図、第３図は第１
図の静電プロッタ用制御装置のデータの変換時間と出力
時間の関係におけるタイムチャートを示す図、第４図は
本発明の他の実施例を示すブロック図である。 １１・・・エレメントバッファメモリ、１２・・・エレ
メント−ラスタ変換器、１３．１４・・・スイッチ回路
、１５．１６・・・ラスタバッファメモリ、１７・・・
メモリ制御部、１８・・・ラスタ出力制御部、１９・・
・図面出力速度設定部、２０・・・速度ヘッダー生成部
。
Claims (2)
- （１）複数のバッファメモリを有し、各バッファメモリ
へのラスタデータの書き込みを所定の順序に従って制御
するとともに各バッファメモリからラスタデータの読み
出しを所定の順序に従って制御し、その後に各バッファ
メモリから読み出されたラスタデータを静電プロッタに
供給する静電プロッタ用制御装置において、 所定量ごとに選別された入力データをラスタデータに変
換する変換手段と、 前記静電プロッタに供給するラスタデータの出力速度を
制御するラスタ出力制御手段と、 前記変換手段におけるラスタデータの変換時間を検出し
、該変換時間と前記ラスタ出力制御手段からのラスタデ
ータの出力時間が等しくなるように前記ラスタ出力制御
手段におけるラスタデータ出力速度を設定する出力速度
設定手段と を具えたことを特徴とする静電プロッタ用制御装置。 - （２）出力速度設定部は設定したデータ出力速度から速
度ヘッダーを生成し、バッファメモリに書き込まれるデ
ータに付加することを特徴とする特許請求の範囲第（１
）項記載の静電プロッタ用制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61111903A JPH0811451B2 (ja) | 1986-05-16 | 1986-05-16 | プロッタ用制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61111903A JPH0811451B2 (ja) | 1986-05-16 | 1986-05-16 | プロッタ用制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62267145A true JPS62267145A (ja) | 1987-11-19 |
| JPH0811451B2 JPH0811451B2 (ja) | 1996-02-07 |
Family
ID=14573014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61111903A Expired - Fee Related JPH0811451B2 (ja) | 1986-05-16 | 1986-05-16 | プロッタ用制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0811451B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0199683U (ja) * | 1987-12-24 | 1989-07-04 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59177643A (ja) * | 1983-03-29 | 1984-10-08 | Seiko Instr & Electronics Ltd | ラスタ式プロツタの描画速度制御装置 |
| JPS62222851A (ja) * | 1986-03-25 | 1987-09-30 | Mutoh Ind Ltd | 静電プロツタにおける速度制御方法及びその装置 |
-
1986
- 1986-05-16 JP JP61111903A patent/JPH0811451B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59177643A (ja) * | 1983-03-29 | 1984-10-08 | Seiko Instr & Electronics Ltd | ラスタ式プロツタの描画速度制御装置 |
| JPS62222851A (ja) * | 1986-03-25 | 1987-09-30 | Mutoh Ind Ltd | 静電プロツタにおける速度制御方法及びその装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0199683U (ja) * | 1987-12-24 | 1989-07-04 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0811451B2 (ja) | 1996-02-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |