JPS62264327A - デイジタルフエ−ダ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分計〕 この発明はディジタル入力データのレベル？。

増加あるいは減少させて出力するディジタルフェーダ回
路に関する。

〔従来の技術〕

第２図は従来のディジタルフェーダ回路を示す回路図で
あり１図に９いて１は乗算器、２ａ＋２ｂ＋２ｃ　、２
ｄは外部から入力される増加信号、３ａ＋３ｂ、３ｃ、
３ｄは同じく外部から入力される減少信号、４ａ、４ｂ
、４ｅ、４ｄはアップ拳ダウ７カワンタ、５はセレクタ
、６は乗算を行う入力データ、７は乗算結果としての出
力データである。

矢に動作について説明する。まず、増加信号２ａ〜２ｄ
のそれぞれ、または減少信号３８〜３ｄのそれぞれが入
力されると、アップ・ダウンカウンタ４ａ〜４ｄのそれ
ぞれは、これらの各信号をカウントアツプまたはカクン
トダウンし、これらがセレクタ５に同時かつ並列的に入
力される。このときのセレクタ５の出力、すなわち乗算
係数ａ。

ｂ、ｃ、ｄは第３図に示すようであり、これらが同じく
第３図に示した乗算用の入力データ６のＡ。

Ｂ、Ｃ，Ｄのそれぞれと、乗算器１で乗算される。

このように、入力データ６は第３図のように４組のデー
タが時分割多重されており、これらの各データに対し１
乗算器１で乗算係数を掛は合わせ、入力データを増加ま
たは減少させて出力させる。

〔発明が解決しようとする問題点〕

従来のディジタルフェーダ回路は以上のように構成され
ているので１乗算に必要な乗算係数の数（第２図では４
種類）たけ力Ｉ７／夕４ａ〜４ｄｔ設けなければならず
、ｉた、乗算係数が多くなるとその分だけセレクタ５が
大規模になる。従って、乗算係数が多種類必要な場合に
は全体の回路規模が過大になってしまうなどの問題点が
あった。

この発明は上記のような問題点を解消するためになされ
たもので、簡単な回路構成にも拘わらず。

多種類の乗算係数を発生して、乗算用の入力データに十
分に対応できるディジタルフェーダ回路を得ることを目
的とする。

〔問題点を解決するための手段〕

この発明にかかるディジタル２ニーダ回路は。

メモリと加算器とから乗算係数発生手段を形成し、この
メモリの読み出しデータに、一定の加算値や減算値を上
記加算器で加算し、この加算結果を再び上記メモリに書
き込みながら、一台の乗算係数発生手段から段階的に増
減する乗算係数を発生するように構成したものである。

〔作用〕

この発明における加算器は、”次々に入力される加算値
や減算値に対し、メモリに書き込んだ上記加算器の以前
の出力データを今回の出力データに順次加算していき、
この加算出力たる乗算係数を乗算器１に久々に入力する
ように作用するこ−とにより、小さな回路規模にも拘わ
らず、多種の乗算係数を任意に発生する。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図にかいて、８は増加信号２ａ〜２ｄや減少信号３ａ〜
３ｄの多重化回路、９は多重化回路８の出力にもとづき
、一定値の加算値や減算値を出力する加算値減算値発生
回路、１ｏはメモリ。

１１はメモリ１０の出力値と、上記加算値や減算値とを
加算する加算器であり、このメモリ１０と加算器１１と
は互いに入出力が接続される関係にあり、これらが乗算
係数発生手段Ｋを構成している。なお、このほかの第２
図に示したものと同一のブロックおよび信号には、同一
符号を付して、その°重複する説明を省略する。

次に動作について説明する。

いま、増加信号２ａ〜２ｄまたは減少信号３ａ〜３ｄが
多重化回路８に入力されると、この多重化回路８はこれ
らの信号のいずれかを時分割多重し、これらの信号にも
とづき、加算値減算値発生回路９は加算値または減算値
を出力する。また、これらの加算値または減算値はメモ
リ１０より読み出した出力値とともに加算器１１に入力
されて加算されて１乗算係数が生成されるそして、この
乗算係数はメモリ１０に書き込まれるとともに、入力デ
ータ６とともに乗算器１に入力される。乗算器１ではそ
の乗算係数と入力データとを掛は合わせ、この結果とし
て、上記入力データのレベルを増加または減少した出力
データを出力することになる。

〔発明の効果〕

以上のように、この発明によれば、加算器により１次々
に入力される加算値や減算値に対し、メモリに書き込ん
だ上記加算器の出力データを順次加算し、この加算出力
を乗算係数として乗算器に順次入力するように構成した
ので、小規模で安価な回路で、多種類の乗算係数を発生
させることができるものが得られる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるディジタルフェーダ
回路のブロック接続図、第２図は従来のディジタルフェ
ーダ回路のブロック接続図、第３図は乗算の入力データ
と乗算係数データのタイムチャートを示す。 １は乗算器、６は入力データ、１０は乗算係数発生手段
のメモリ、１１は乗算係数発生手段の加算器、には乗算
係数発生手段。 なお１図中同一符号は同一または相当部分を示す。 第１冒 第２Ｂ１ ＠３１１ 手続補正Ｐ１：（自発） ■、′ト件の表示　　　特願昭６１−９６８４８号２、
発明の名称 ディジタルフェーダ回路 ３、補正をする者 事件との関係　特許出願人 住　所　　　　東京都千代田区丸の内二丁目２番３号名
　称　　（６０１）三菱電機株式会社代表者　志岐守哉 ４、代　理　人　　　郵便番号　１０５住　所　　　　
東京都港区西新゛僑１丁目４番ｌＯ号５、補正の対象 ６、補正の内容 明細書をつぎのとおり訂正する。

Claims (1)

【特許請求の範囲】
1. 乗算に必要な複数の乗算係数を発生する乗算係数発生手
   段と、この乗算係数発生手段にて発生した乗算係数と時
   分割多重された複数の入力データとを乗算する乗算器と
   を備えて、この入力データのレベルを増加または減少さ
   せて出力するディジタルフェーダ回路において、上記乗
   算係数発生手段がメモリとこのメモリの出力および外部
   からの加算値または減算値を加算する加算器とからなり
   、この加算器での加算結果を上記メモリに書き込みなが
   ら、段階的に増減する乗算係数を発生するような構成と
   したことを特徴とするディジタルフェーダ回路。