JPS62262574A - 能動素子の駆動回路 - Google Patents
能動素子の駆動回路Info
- Publication number
- JPS62262574A JPS62262574A JP61106279A JP10627986A JPS62262574A JP S62262574 A JPS62262574 A JP S62262574A JP 61106279 A JP61106279 A JP 61106279A JP 10627986 A JP10627986 A JP 10627986A JP S62262574 A JPS62262574 A JP S62262574A
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- Pending
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- 101000830742 Homo sapiens Tryptophan 5-hydroxylase 1 Proteins 0.000 description 13
- 102100024971 Tryptophan 5-hydroxylase 1 Human genes 0.000 description 13
- 238000010586 diagram Methods 0.000 description 4
- 230000007123 defense Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、感熱記録素子などの能動素子を駆動するため
の能動素子の駆動回路に関するものである。
の能動素子の駆動回路に関するものである。
（従来の技術）
従来において、感熱記録素子を画データに応じて駆動す
る駆動回路は第５図に示すように、シリアルデータ入力
端子３１にシリアル形式で入力されるデータ信号をクロ
ック信号入力端子ＣＫからのクロック信号に同期して順
次シフトしながら記憶するｍ個フリップフロンブから成
るシフトレジスタ１と、シフト動作終了後にラッチパル
ス入力端子ＬＡＴＣＩ−１に入力されるランチパルスに
よってシフトレジスタ１の各フリップフロップの出力信
号を取込んで保持するｍ個のラッチから成るラッチ回路
２と、各ラッチの出力信号を制御信号端子ＥＮＬ、ＥＮ
Ｈからの制御信号によって出力端子ＯＵＴ １〜０１
ＪＴｌにそれぞれ接続されたｍ個の感熱記録素子ＴＰＨ
１〜ＴＰＨＩｌにそれぞれ１対１で供給するｍ個のゲー
トから成るゲート回路３によって構成されている。
る駆動回路は第５図に示すように、シリアルデータ入力
端子３１にシリアル形式で入力されるデータ信号をクロ
ック信号入力端子ＣＫからのクロック信号に同期して順
次シフトしながら記憶するｍ個フリップフロンブから成
るシフトレジスタ１と、シフト動作終了後にラッチパル
ス入力端子ＬＡＴＣＩ−１に入力されるランチパルスに
よってシフトレジスタ１の各フリップフロップの出力信
号を取込んで保持するｍ個のラッチから成るラッチ回路
２と、各ラッチの出力信号を制御信号端子ＥＮＬ、ＥＮ
Ｈからの制御信号によって出力端子ＯＵＴ １〜０１
ＪＴｌにそれぞれ接続されたｍ個の感熱記録素子ＴＰＨ
１〜ＴＰＨＩｌにそれぞれ１対１で供給するｍ個のゲー
トから成るゲート回路３によって構成されている。
（発明が解決しようとする問題点）
ところが、ファクシミリ装置やプリンタ等に用いられる
感熱記録素子は千ラインが例えば２０４８個で構成され
ているため、上記のような駆動回路を用いた場合は、１
ライン分のデータ信号を記憶するため２０４８ｆｉ！］
のフリップフロップおよび２０４８１１！Ｉのラッチが
必要となり、全体としての記ｃｉ索子の数が膨大なもの
となり、コストが高くなるという問題があった。
感熱記録素子は千ラインが例えば２０４８個で構成され
ているため、上記のような駆動回路を用いた場合は、１
ライン分のデータ信号を記憶するため２０４８ｆｉ！］
のフリップフロップおよび２０４８１１！Ｉのラッチが
必要となり、全体としての記ｃｉ索子の数が膨大なもの
となり、コストが高くなるという問題があった。
本発明は安価な構成で感熱記録素子などの能動素子を駆
動することができる能動素子の駆動回路を提供すること
を目的としている。
動することができる能動素子の駆動回路を提供すること
を目的としている。
［発明の構成〕
（問題点を解決するための手段）
本発明は、ｍ個のゲートをｎ（ｎ≧２の整数）グループ
に分割し、かつ記憶素子をｍ／ｎ個で構成し、各記憶素
子の出力を各グループのゲートのそれぞれに１対１で入
力し、さらに各グループのゲートはグループ別の制御信
号により記憶素子からのデータ信号を各ゲートの出力に
接続された能動素子に供給するように構成したものであ
る。
に分割し、かつ記憶素子をｍ／ｎ個で構成し、各記憶素
子の出力を各グループのゲートのそれぞれに１対１で入
力し、さらに各グループのゲートはグループ別の制御信
号により記憶素子からのデータ信号を各ゲートの出力に
接続された能動素子に供給するように構成したものであ
る。
（作用）
記憶素子にはまず第１のグループのゲートに −接続さ
れた能動素子に対するデータ信号が記憶される。この記
憶されたデータ信号は第１グループのゲートを開くため
の制御信号によって能動素子に供給される。次に第２グ
ループのゲートに接続された能動素子に対するデータ信
号が記憶素子に記憶された後、第２グループのゲートを
聞くための制御信号により該第２グループのゲートに接
続された能動素子に供給される。以後同様にして第ｎグ
ループのゲートに接続された能動素子にデータ信号が供
給される。
れた能動素子に対するデータ信号が記憶される。この記
憶されたデータ信号は第１グループのゲートを開くため
の制御信号によって能動素子に供給される。次に第２グ
ループのゲートに接続された能動素子に対するデータ信
号が記憶素子に記憶された後、第２グループのゲートを
聞くための制御信号により該第２グループのゲートに接
続された能動素子に供給される。以後同様にして第ｎグ
ループのゲートに接続された能動素子にデータ信号が供
給される。
すなわち、記憶素子が時分割共用されることにより、ｍ
個の能！ＦＩＪｉＡ子がｎ回に別けて駆動される。
個の能！ＦＩＪｉＡ子がｎ回に別けて駆動される。
（実施例）
第１図は本発明の一実ｉ例を示す回路図であり、３２個
の感熱記録素子ＴＰＨ１〜Ｔ Ｐ Ｈ３２に対する駆動
信号を供給する３２個のゲート０１〜Ｇ３２から成るゲ
ート回路４と、このゲート回路４にデータ信号を与える
ための１６個のフリップフロップＦＦ １〜ＦＦ１６
から成るシフトレジスタ５とから構成され、ゲート回路
４のゲートＧ１〜Ｇ３２はＧ１−Ｇ１６とＧ１７〜Ｇ３
２の２つのグループに分割され、グループ別の制御信号
ＥＮ １． ＥＮ ２によってデータ信号をそれぞれ
の出力端子０ＵＴ１〜ＯＵＴ ３２に接続された感熱記
録素子ＴＰ）−１１〜Ｔ Ｐ Ｈ３２に供給するように
なっている。また、フリップフロップＦＦ１〜ＦＦ１６
の出力は各グループのゲートに並列に入力されている。
の感熱記録素子ＴＰＨ１〜Ｔ Ｐ Ｈ３２に対する駆動
信号を供給する３２個のゲート０１〜Ｇ３２から成るゲ
ート回路４と、このゲート回路４にデータ信号を与える
ための１６個のフリップフロップＦＦ １〜ＦＦ１６
から成るシフトレジスタ５とから構成され、ゲート回路
４のゲートＧ１〜Ｇ３２はＧ１−Ｇ１６とＧ１７〜Ｇ３
２の２つのグループに分割され、グループ別の制御信号
ＥＮ １． ＥＮ ２によってデータ信号をそれぞれ
の出力端子０ＵＴ１〜ＯＵＴ ３２に接続された感熱記
録素子ＴＰ）−１１〜Ｔ Ｐ Ｈ３２に供給するように
なっている。また、フリップフロップＦＦ１〜ＦＦ１６
の出力は各グループのゲートに並列に入力されている。
この構成においては、まず第１グループのゲートＧ １
〜Ｇ１Ｇから駆動（Ｈ号を出力させるべく感熱記録素子
ＴＰＨ１〜Ｔ Ｐ Ｈ１１３に対するデー９１３号がシ
リアルデータ入力端子Ｓ１から入力されてフリップフロ
ップＦＦ１〜ＦＦ１６に記憶される。次に、第１グルー
プの制御（ＩＥＮｌによって第１グループのゲート０１
〜Ｇ１６が間かれ、フリップフロップＦＦ １〜ＦＦ
１６に記憶されたデータ信号がＴＰＨ１〜Ｔ Ｐ Ｈ１
６に供給される。この後は第２グループのゲートＧ１７
〜Ｇ３２に接続された素子Ｔ Ｐ Ｈ１７〜Ｔ Ｐ Ｈ
３２に対するデータ信号が同様にしてフリップフロップ
ＦＦ １〜ＦＦ１６に記憶された後、制御信号ＥＮ
２によって第２グループのゲートＧ１７〜Ｇ３２が間か
れて各素子ＴＰＨ１１７〜ＴＰ１−１３２に供給される
。
〜Ｇ１Ｇから駆動（Ｈ号を出力させるべく感熱記録素子
ＴＰＨ１〜Ｔ Ｐ Ｈ１１３に対するデー９１３号がシ
リアルデータ入力端子Ｓ１から入力されてフリップフロ
ップＦＦ１〜ＦＦ１６に記憶される。次に、第１グルー
プの制御（ＩＥＮｌによって第１グループのゲート０１
〜Ｇ１６が間かれ、フリップフロップＦＦ １〜ＦＦ
１６に記憶されたデータ信号がＴＰＨ１〜Ｔ Ｐ Ｈ１
６に供給される。この後は第２グループのゲートＧ１７
〜Ｇ３２に接続された素子Ｔ Ｐ Ｈ１７〜Ｔ Ｐ Ｈ
３２に対するデータ信号が同様にしてフリップフロップ
ＦＦ １〜ＦＦ１６に記憶された後、制御信号ＥＮ
２によって第２グループのゲートＧ１７〜Ｇ３２が間か
れて各素子ＴＰＨ１１７〜ＴＰ１−１３２に供給される
。
すなわち、２回に分けた動作で３２個の素子ＴＰＨ１〜
Ｔ Ｐ Ｈ３２に対する駆動信号の送出が終了する。
Ｔ Ｐ Ｈ３２に対する駆動信号の送出が終了する。
第２図は２０４８個の感熱記録素子ＴＰＨＩ〜Ｔ Ｐ
Ｈ２０４８を駆動する場合の全体回路を示すものであり
、記号ＩＣは第１図で示した駆動回路を示しており、こ
の駆動回路が全体として６４謁設けられていてる（なお
、図中ではＩＣ１〜ＩＣ６４として示している）。
Ｈ２０４８を駆動する場合の全体回路を示すものであり
、記号ＩＣは第１図で示した駆動回路を示しており、こ
の駆動回路が全体として６４謁設けられていてる（なお
、図中ではＩＣ１〜ＩＣ６４として示している）。
そして、各駆動回路はシリアルデータ入出力端子Ｓ１．
ＳＯが直列接続されている。さらに、回路ＩＣＩ 〜Ｉ
Ｃ６４はＩＣＩ 〜ＩＣ３２とＩＣ３３〜ＩＣ６４の２
グループに分割され、第１グループのＩＣ１〜ＩＣ３２
はクロック信号ＣＫ１と制御信号ＥＮ１ａ、ＥＮ２ａに
よって動作し、また第２グループのＩＣ３３〜ｌＣｅ４
はクロック信号ＣＫ２と制御信号ＥＮ１ｂ、ＥＮ２ｂに
よって動作するように接続されている。
ＳＯが直列接続されている。さらに、回路ＩＣＩ 〜Ｉ
Ｃ６４はＩＣＩ 〜ＩＣ３２とＩＣ３３〜ＩＣ６４の２
グループに分割され、第１グループのＩＣ１〜ＩＣ３２
はクロック信号ＣＫ１と制御信号ＥＮ１ａ、ＥＮ２ａに
よって動作し、また第２グループのＩＣ３３〜ｌＣｅ４
はクロック信号ＣＫ２と制御信号ＥＮ１ｂ、ＥＮ２ｂに
よって動作するように接続されている。
第３図はこのような構成の動作を説明するためのタイム
チャートであり、まず第１ステツプにおいてＩＣ１〜Ｉ
Ｃ３２のゲートＧ１〜Ｇ１６に接続された素子Ｔ Ｐ
＋−１に対するデータ信号（第３図（ａ）〉が入力され
、１６Ｘ３２個のクロックパルス（第３図（ｂ））によ
ってＩＣ１〜ＩＣ３２のフリップフロップＦＦＩ〜ＦＦ
１６に記憶される。次に第２ステツプにおいて、第３図
（Ｃ）に示すｆｆ１Ｉｌ罪信号ＥＮ１ａが出力されてＩ
Ｃ１〜■Ｃ３２のＦＦ１〜ＦＦ１６にそれぞれ記憶され
たデータ信号が対応する感熱記録素子に供給されると共
に、ＩＣ３３〜ＩＣ６４のゲートＧ１〜Ｇ１６に接続さ
れた素子ＴＰＨに対するデータ信号（第３図（ｅ））が
入力され、第３図（ｆ）に示す１６ｘ３２（ｔＵのクロ
ックパルスによ゛って１０３３〜ＩＣ６４のフリップフ
ロップＦＦ１〜ＦＦ１６に記録される。
チャートであり、まず第１ステツプにおいてＩＣ１〜Ｉ
Ｃ３２のゲートＧ１〜Ｇ１６に接続された素子Ｔ Ｐ
＋−１に対するデータ信号（第３図（ａ）〉が入力され
、１６Ｘ３２個のクロックパルス（第３図（ｂ））によ
ってＩＣ１〜ＩＣ３２のフリップフロップＦＦＩ〜ＦＦ
１６に記憶される。次に第２ステツプにおいて、第３図
（Ｃ）に示すｆｆ１Ｉｌ罪信号ＥＮ１ａが出力されてＩ
Ｃ１〜■Ｃ３２のＦＦ１〜ＦＦ１６にそれぞれ記憶され
たデータ信号が対応する感熱記録素子に供給されると共
に、ＩＣ３３〜ＩＣ６４のゲートＧ１〜Ｇ１６に接続さ
れた素子ＴＰＨに対するデータ信号（第３図（ｅ））が
入力され、第３図（ｆ）に示す１６ｘ３２（ｔＵのクロ
ックパルスによ゛って１０３３〜ＩＣ６４のフリップフ
ロップＦＦ１〜ＦＦ１６に記録される。
次に第３ステツプにおいて、第３図（Ｃｌ）に示す制御
信号ＥＮ２ｂが出力されて１ｃ３３〜Ｉ’Ｃ６４のＦＦ
１〜ＦＦ１６にそれぞれ記憶されたデータ信号が対応す
る感熱記録素子ＴＰＨに供給されると共に、Ｉ Ｃ１Ｔ
−Ｉ Ｃ３２ノケ−トＧ１７〜Ｇ３２ノニｌ続された素
子ＴＰＨに対するデータ信号（第３図（ａ））が入力さ
れ、１６Ｘ３２１１！］のクロックパルス（第３図（ｂ
））によってＩＣ１〜ＩＣ３２のＦＦ１〜ＦＦ１６に記
・ｎされる。
信号ＥＮ２ｂが出力されて１ｃ３３〜Ｉ’Ｃ６４のＦＦ
１〜ＦＦ１６にそれぞれ記憶されたデータ信号が対応す
る感熱記録素子ＴＰＨに供給されると共に、Ｉ Ｃ１Ｔ
−Ｉ Ｃ３２ノケ−トＧ１７〜Ｇ３２ノニｌ続された素
子ＴＰＨに対するデータ信号（第３図（ａ））が入力さ
れ、１６Ｘ３２１１！］のクロックパルス（第３図（ｂ
））によってＩＣ１〜ＩＣ３２のＦＦ１〜ＦＦ１６に記
・ｎされる。
次に第４ステツプにおいて、第３図（ｄ）に示す制御信
号ＥＮ２ａが出力され、ＩＣ１〜ＩＣ３２のＦＦ１〜Ｆ
Ｆ１６に記憶されたデータ信号が対応する素子ＴＰＨに
出力されると共に、ＩＣ３３〜１Ｃ６４のゲートＧ１７
〜Ｇ３２に接続された素子ＴＰＨに対するデータ信号（
第３図（ｅ））が入力され、ＩＣ３３〜ＩＣ６４のＦＦ
１〜ＦＦ１６に記憶される。
号ＥＮ２ａが出力され、ＩＣ１〜ＩＣ３２のＦＦ１〜Ｆ
Ｆ１６に記憶されたデータ信号が対応する素子ＴＰＨに
出力されると共に、ＩＣ３３〜１Ｃ６４のゲートＧ１７
〜Ｇ３２に接続された素子ＴＰＨに対するデータ信号（
第３図（ｅ））が入力され、ＩＣ３３〜ＩＣ６４のＦＦ
１〜ＦＦ１６に記憶される。
次に第５ステツプにおいて、第３図（ｈ）に示す制御信
号ＥＮ２ｂが出力され、ＩＣ３３〜ＩＣ６４のＦＦ１〜
ＦＦ１６に記憶されたデータ信号が対応する素子Ｔ Ｐ
Ｈに出力される。
号ＥＮ２ｂが出力され、ＩＣ３３〜ＩＣ６４のＦＦ１〜
ＦＦ１６に記憶されたデータ信号が対応する素子Ｔ Ｐ
Ｈに出力される。
すなわち、２０４８個の感熱記録素子は４回に分けて１
ライン分の記録動作を終了する。第４図に各ステップに
おける記録動作の様子を示している。なお、Ｘは駆動回
路ＩＣ１〜ＩＣ６４のそれぞれが受は持つ記録幅を示し
ている。上記の動作では各ν初回路の前半のゲートＧｌ
〜Ｇ１６と後半のゲート０１７〜Ｇ３２とに分けて開く
ため、図で示すように記録幅が前半と後半に分けて記録
されることになる。
ライン分の記録動作を終了する。第４図に各ステップに
おける記録動作の様子を示している。なお、Ｘは駆動回
路ＩＣ１〜ＩＣ６４のそれぞれが受は持つ記録幅を示し
ている。上記の動作では各ν初回路の前半のゲートＧｌ
〜Ｇ１６と後半のゲート０１７〜Ｇ３２とに分けて開く
ため、図で示すように記録幅が前半と後半に分けて記録
されることになる。
なお、第１図においては記憶素子としてシフトレジスタ
を用いたが、パラレル形式のデータに対してはフリップ
フロップを並列に設けたもので構成すればよい。また、
ｒ！４熱記ａ素子の駆動だけでなく、各種の能動素子の
駆動にも利用できるものである。
を用いたが、パラレル形式のデータに対してはフリップ
フロップを並列に設けたもので構成すればよい。また、
ｒ！４熱記ａ素子の駆動だけでなく、各種の能動素子の
駆動にも利用できるものである。
［発明の効果］
以上説明したように本弁明は、記′圓木子を時分割的に
共用するようにしたため、出力信号の数に比べて記憶素
子の数を少くても１／２にすることがでるようになり、
安価な構成で多数の能動素子を駆動することが可能にな
る。
共用するようにしたため、出力信号の数に比べて記憶素
子の数を少くても１／２にすることがでるようになり、
安価な構成で多数の能動素子を駆動することが可能にな
る。
第１図は本発明の一実施例を示す回路図、第２図は第１
図の回路を用いた感熱記録素子駆動回路の実施例を示す
回路図、第３図は第２図の回路動作を説明するためのタ
イムチャート、第４図は第２図の回路の記９．ＩＪＩＪ
作の様子を説明するための図、第５図は従来の駆動回路
の構成を示す回路図である。 １．５・・・シフトレジスタ、３，４・・・ゲート回路
、ＴＰＨ１〜Ｔ Ｐ Ｈ２０４８・・・感熱記録素子、
ＩＣ１〜ＩＣ６４・・・駆動回路、ＦＦ１〜ＦＦ１６・
・・フリップフロップ、Ｇ１−Ｇ３２・・・ゲート。 ・ −フ゛ □ °、１
図の回路を用いた感熱記録素子駆動回路の実施例を示す
回路図、第３図は第２図の回路動作を説明するためのタ
イムチャート、第４図は第２図の回路の記９．ＩＪＩＪ
作の様子を説明するための図、第５図は従来の駆動回路
の構成を示す回路図である。 １．５・・・シフトレジスタ、３，４・・・ゲート回路
、ＴＰＨ１〜Ｔ Ｐ Ｈ２０４８・・・感熱記録素子、
ＩＣ１〜ＩＣ６４・・・駆動回路、ＦＦ１〜ＦＦ１６・
・・フリップフロップ、Ｇ１−Ｇ３２・・・ゲート。 ・ −フ゛ □ °、１
Claims (1)
- 【特許請求の範囲】 ｍ個の（ｍ≧２の整数）の能動素子を駆動するためのデ
ータ信号を記憶するｍ個の記憶素子と、各記憶素子に記
憶されたデータ信号をｍ個の能動素子にそれぞれ供給す
るｍ個のゲートとを備え、ｍ個のゲートの出力を連続し
て並設したｍ個の能動素子のそれぞれに１対１で接続し
、能動素子のそれぞれを独立して駆動する能動素子の駆
動回路において、 前記ｍ個のゲートをｎ（ｎ≧２の整数）グループに分割
し、かつ前記記憶素子をｍ／ｎ個で構成し、各記憶素子
の出力を各グループのゲートのそれぞれに１対１で入力
し、さらに各グループのゲートはグループ別の制御信号
により記憶素子からのデータ信号を各ゲートの出力に接
続された能動素子に供給するように構成された能動素子
の駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61106279A JPS62262574A (ja) | 1986-05-09 | 1986-05-09 | 能動素子の駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61106279A JPS62262574A (ja) | 1986-05-09 | 1986-05-09 | 能動素子の駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62262574A true JPS62262574A (ja) | 1987-11-14 |
Family
ID=14429635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61106279A Pending JPS62262574A (ja) | 1986-05-09 | 1986-05-09 | 能動素子の駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62262574A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0382561A (ja) * | 1989-08-25 | 1991-04-08 | Sharp Corp | サーマルヘッド |
-
1986
- 1986-05-09 JP JP61106279A patent/JPS62262574A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0382561A (ja) * | 1989-08-25 | 1991-04-08 | Sharp Corp | サーマルヘッド |
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