JPS62262505A - 電子回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ 本発明は、同一の半導体基板にＰＮＰトランジスタ，Ｎ
ＰＮトランジスタからなる電子回路を形成する際に通用
して有効な回路技術に関丁ろ。

〔従来の技術〕

電子回路は半導体集積回路（以下にＢいてＩＣという）
にて形成されることが多く、ＰＮＰトランジスタ．ＮＰ
Ｎトランジスタが使用される。

上記ＰＮＰ｝ランジスタのＩＣ化については、「半導体
集権回路工学（１）」（昭和５７年５月１５日初版第５
制発行、発行所コロナ社、ｐｐ１６５〜１６８）に記載
されている。その概要は、回路設計上ＰＮＰトランジス
タなＮＰＮ　トランジスタと組み合ワせろことによっ−
〔種々の利点が生じるが、高性能のＰＮＰ　トランジス
タをＮＰＮトランジスタと同時にしかも低価格で製作す
ることは容易ではない、とのことである。

本発明者は、ＰＮＰトランジスタを用い、かつ高増幅度
が得られろ電子回路のＩＣ化を検討した。

以下は、公知とされた技術ではないが、本発明者によっ
て検討された技術であり、その概要は次のとおりである
。

すなわち、上記公知例には、ＰＮＰトランジスタとＮＰ
Ｎトランジスタとを組合せた複合型ＰＮＰトランジスタ
の一例が示されている。

しかしバイアス電圧の設定、更にＰＮＰトランジスタと
ＮＰＮトランジスタとを組合せた複合型ＰＮＰトランジ
スタでは位相補償が困難等の条件から、本発明者は第５
図に示すような２個のＰＮＰトランジスタをダーリント
ン接続した複合型ＰＮＰトランジスタを検討した。

上記構成によると、ＰＮＰトランジスタＱａのバイアス
電圧は、Ｅで示したエミッタかも２Ｖｆ（Ｖｆはトラン
ジスタのベース・エミッタ間電圧とする。）低下した電
圧レベルに設定することができ、他の回路との関連で信
号の授受が容易になる、という利点を有する。

しかし、本発明者の検討によると、下記の如き問題点を
有していることが明らかになった。

〔発明が解決しようとする問題点〕

上記２個のＰＮＰトランジスタからなる複合型Ｐ　Ｎ　
Ｐ　トランジスタにおいて、トランジスタＱｂのコレク
タ電流ＩＱｂと出力電流となる電流Ｉｃとは、ＩＱｂ中
Ｉｃ　の関係にある。これはＰＮＰトランジスタの電流
増幅率が小であることに起因する。そしてＩｃを大にす
るためには、トランジスタのエミッタ面積を大にしなけ
ればならない。

ＰＮＰトランジスタは、上記公知例に示すように、ラテ
ラルトランジスタにて形成されることが多く、ＰＮＰ　
トランジスタのエミッタ面積を大にｊると、ＩＣの集積
度が低下するので好ましくないことがわかった。

本発明の目的は、同一半導体基板にＰＮＰトランジスタ
とＮＰＮ　ｌ・ランジスタとを組み合わせて複合型ＰＮ
Ｐ　トランジスタとして動作する電子回路を形成すると
ともに、上記電子回路の集積度を向上し、かつバイアス
電圧の設定を容易にしたことにある。

本発明の前記ならひにその他の目的と新規な特徴は、本
明細省および在村図面から明らかになるであろう。

〔問題点を解決するだめの手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明てれは、下記のとゴロっである。

丁なわち、バイアス電圧の設定に応じて人力トランジス
タを１個のＰＮＰ　トランジスタ、又はダーリントン接
続された複数のＰＮＰトランジスタにて構成する。

上記人力トランジスタのエミッタ・コレクタ間の電流径
路に、上記電流を基準１江流とするＮＰＮトランジスタ
からなる基準トランジスタと、上記基準トランジスタの
エミッタ面積に対しＮ倍のエミッタ面積になされたＮＰ
Ｎトランジスタからなる出力トランジスタとによって構
成されたカレントミラー回路を設ける。そしてこのカレ
ントミラー回路の各出力端子を上記入力トランジスタの
各出力端子に接続し、１の入力端子と２の出力端子とを
有し、全体がＰＮＰトランジスタとして機能する電子回
路を構成するものである。

〔作用〕

上記した手段によれば、バイアス電圧は入力トランジス
タとなるＰＮＰトランジスタの接続個数によって所望の
電圧レベルに設定することかでき、出力電流の設定はＮ
ＰＮトランジスタのエミッタ面積によって所望の電流値
にすることができる等により、ＩＣ化に際し集積度を向
上し、かつ高出力電流を得る、という本発明の目的を達
成することができる。

〔芙施例−１〕 以下、第１図および第２図を参照して本発明を適用した
電子回路の第１実施例を説明する。なお、第１図は回路
図を示すものであり、第２図はＩＣ化した場合の配置並
びに所要面積の一例を示すものである。

本実施例の特徴は、入力トランジスタをダーリントン接
続されたＰＮＰトランジスタにて形成し、この入力トラ
ンジスタに供給される電流とＮＰＮトランジスタにて形
成されるカレントミラー回路に供給される電流とをＰＮ
Ｐトランジスタからなるカレントミラー回路にて分流す
るように構成したことにある。

ＰＮＰ　トランジスタＱ、、Ｑ２はダーリントン接続さ
れ、抵抗Ｒ２とともに入力回路として動作ｊる。ＰＮＰ
トランジスタＱｔ　のペースは、本発明でいう制御端子
に相当し、入力信号Ｖｉｎが供給される。

ＰＮＰ　トランジスタＱ、は、マルチコレクタに形成さ
れ、カレントミラー回路を構成している。

ＰＮＰトランジスタＱ、は、トランジスタＱ、　　と後
述するＮＰＮ　トランジスタＱ４　とにエミッタ電流Ｉ
ｅを分流して供給するものである。

ここで、上記トランジスタＱ、のバイアス電圧について
述べる。

各ＰＮＰトランジスタＱ、〜Ｑ、のベース・エミッタ間
電圧をＶｆとすると、トランジスタＱ。

のバイアス電圧は、本発明でいう第１の出力端子に相当
ｊるエミッタから３Ｖｆ低下したレベルになる。そして
電子回路１は以下に順次述べろように、１個のＰＮＰト
ランジスタとして機能する。

ＰＮＰトランジスタが使用されろ所望の回路、或いは他
の回路素子との関連で低下したバイアス電圧か設定され
るとき、上記３Ｖｆに低下したバイアス電圧は非常に便
利である。

上記ＰＮＰトランジスタＱ、のコレクタＣ，ＩＣ２２の
コレクタ面積は、第２図に示すようにＣＩ〉Ｃ７になさ
れている。ＰＮＰトランジスタＱ、のエミッタ・コレク
タを流れる電流をＩＱ、　とし、コレクタＣ，を流れる
電流をＩＣ，とてる。不発明でいう第１の出力端子に相
当するエミッタＥを流れる電流Ｉｅは、上記コレクタ面
積比に対応してＩｃ、＞ＩＱ、に分流される。

Ｎ　Ｐ　Ｎ　トランジスタＱ、、Ｑ、はカレントミラ　
−一回路を構成している。トランジスタＱ４は本発明で
いう基準トランジスタに相当し、上記電流Ｉｃ、が基準
電流となる。

ＮＰＮトランジスタＱ、、Ｑ、のエミッタ面積は、トラ
ンジスタＱ、が８倍になされている。したがって、本発
明でいう第２の出力端子であるコレクタを流れる出力電
流Ｉｃは、電流ＩＱ、が以下に述べるように増幅された
ものになる。

ここで注目子べきは、上記コレクタ比およびエミッタ比
による電流増幅作用とＩＣ化した場合の面積との関係で
ある。

丁なわち、上記Ｃ＋　／　Ｃｔ　＝　Ａ＋とし、ＡＥＱ
ｓ／ＡＥＱｔ＝Ａ、とする。なお、ＡＥＱ、、ＡＥＱ５
　はそれぞれトランジスタＱ、、Ｑ、のエミッタサイズ
とする。

電流ＩＱ＋　とＩｃとは、Ｉｃ：Ａ、・Ａ２・Ｉ　Ｑ、
　＋Ａ、・Ｉ　Ｑ＋　＋　Ｉ　Ｑ＋の関係にある。そし
てＩｃ中ＩＱ、（Ａ、・Ａ、＋Ａ、−１−１　）と変形
され、′電流ＩＱ＋が上記コレクタ比、エミッタ比に対
応して電流増幅されたものになる。

更に上式からＩＱ、キＩｃ／Ａ、・ｋｔ＋λ１＋１が得
られろ。

Ｙなわち、ＰＮＰ　トランジスタＱ１のエミッタサイズ
は、１／Ａ、・Ａ、　＋Ａ、　＋　］　　でよいことに
なる。そしてＰＮＰトランジスタＱ、のエミッタサイズ
を加えた場合であっても、Ａ＋＋Ｉ／ＡＨ・Ａ、＋Ａ、
＋１でよいことになる。

この結果、上記電子回路１の形成に必要なＩＣの面積、
換言すれば半導体基板の面積を大幅に低減することがで
きる。例えば、ＰＮＰトランジスタＱ、〜Ｑ、のエミッ
タ面積を大にして電流増幅を行う場合、第２図にＸで示
したような面積が必要であったとすれば、本発明を通用
した上記電子回路１ではＩＣ化に必要な面積を大幅に低
減し得る。

上記電子回路は、以下の如き効果を奏する。

（１１ダーリントン接続さ才ｔだ２個のＰＮＰ　トラン
ジスタで入力トランジスタを構成し、上記入力トランジ
スタと出力電流を得るためのＮＰＮ　トランジスタかも
なるカレントミラー回路とにＰＮＰトランジスタからな
るカレントミラー回路を介して分流した電流を供給する
ことにより、上記入力トランジスタのバイアス電圧を上
記３個のＰＮＰ　トランジスタのベース・エミッタ電圧
に対応して低下せしめることかでき、低バイアス回路へ
の応用が容易になる、という効果が得られる。

（２）上記ＰＮＰトランジスタのコレクタ面積比により
上記入力トランジスタに供給される電流を小となし、上
記出力電流を得ろカレントミラー回路に供給される電流
を大にな丁ことにより、増幅された出力電流を得る、と
いう効果が得られる。

（３）上記出力電流を得るカレントミラー回路をＮＰＮ
トランジスタからなる基準トランジスタと、この基準ト
ランジスタに対しＮ倍のエミッタのＮＰＮ出力トランジ
スタとにより構成することにより、上記ＰＮＰトランジ
スタのコレクタ比によって増幅された電流を上記ＮＰＮ
　トランジスタのエミッタ比によって更に増幅すること
ができ、増幅度を容易に同上し得る、という効果が得ら
れる。

（４）上記＋２＋　、　ｔ３）により、人力トランジス
タとなる２個のＰＮＰトランジスタのエミッタ面積を大
に丁石ことな（電流増幅を行うことができるので、ＩＣ
化に際し集積度を向上し得る、という効果が得られる。

〔実施例−２〕 次に、第３図を参照して本発明の第２実施例を説明する
。

なお、本実施例と上記第１実施例との相違点は、上記Ｐ
ＮＰトランジスタＱ、からなるカレントミラー回路を除
去したことにあり、上記同様の回路動作をなす回路素子
には同一の符号を付して説明のＭ複を避けるものとする
。

ＰＮＰトランジスタＱ、、Ｑ、のエミッタ面積は、上記
第２図について述べたように小面積でよい。ＰＮＰ　ト
ランジスタＱ２のバイアス電圧は、２番端子であるエミ
ッタの電圧から２Ｖｆ低下した電圧レベルになる。

入力信号Ｖｉｎのレベル変化に対応してトランジスタＱ
、のエミッタ・コレクタ電流ＩＱ＋が制御されるが、入
力トランジスタにおける電流増幅は小である。

そして上記電流ＩＱ＋は、ＮＰＮトランジスタＱ、、’
Ｑ、で構成されたカレントミラー回路の基準電流になる
。

ＮＰＮトランジスタＱ、のエミッタ面積は、ＮＰＮトラ
ンジスタＱ、のエミッタに対し、上記同様にＮ倍に形成
されている。両者のエミツタ面積比を上記同様にＡ、と
すると、ＮＰＮトランジスタＱ、から得られる出力電流
Ｉｃは、 Ｉｃ中ｒ　Ｑ＋　＜　Ａｔ　＋　１　＞で決定される。

したがって、本実施例に示した電子回路］は、上記第１
実施例と同様の効果を有する上に、下記の如き効果を奏
する。

（５）ダーリントン接続されたエミッタ面積が小のＰＮ
Ｐトランジスタで入力トランジスタを構成し、ＮＰＮ基
準トランジスタとこの基皺トランジスタに対応エミッタ
面積比が大になされたＮ　Ｐ　Ｎ出力トランジスタとで
カレントミラー回路を構成し、上記入力トランジスタの
エミッタ・コレクタ電流を上記カレントミラー回路を構
成するＮＰＮトランジスタのエミツタ面積比によって増
幅するよう圧したので、ＩＣ化に際し半導体基板の面積
を大幅に低減できる、という効果が得られる。

〔実施例−３〕 次に、第４図を参照して本発明の第３実施例を説明する
。

なお、本実施例と上記各実施例との相違点シま、入力ト
ランジスタを１個のＰＮＰ　トランジスタにて構成した
ことにある。

ＰＮＰトランジスタＱ、のエミッタ面積は小面積であり
、入力信号Ｖ　ｉ　ｎのレベル変化に対応して変化する
エミッタ・コレクタ電流ＩＱ＋　は、ＮＰＮトランジス
タＱ、、Ｑ、で構成されたカレントミラー回路の基準電
流となる。

なお、ＰＮＰトランジスタＱ、のバイアス電圧は、エミ
ッタ電圧から］Ｖｆだげ低下した電圧レベルになる。

トランジスタＱ、かう得られる出力電流Ｉｃは、上記同
様にＩ　ｃ　＝　Ｉ　Ｑ＋　（Ａｔ　＊、　１　）で決
定される。

したがって、本実施例に示した電子回路１は、上記各実
施例と同様の効果を有す石上に、下記の如き効果を奏す
る。

（６）入力トランジスタを１個のＰＮＰトランジスタに
て構成し、上記ＰＮＰ　トランジスタのエミッタ・コレ
クタ％ＲヲＮ　Ｐ　Ｎ　トランジスタで構成されたカレ
ントミラー回路゛に基準電流として供給し、ＮＰＮトラ
ンジスタのエミッタ比に対応して増幅される出力電流を
得ろように構成したので、ＩＣ化に際し半導体基板の面
積を低減して集積度を同上せしめる、という効果が得ら
れる。

以上に、本発明者によってなされた発明を実施例にもと
づき具体的に説明したか、不発明は上記実施例に限定さ
れるものではな（、その要旨を逸脱しない範囲で種々変
形可能であることはいうまでもない。

たとえば、第１実施例で示したトランジスタＱ。

によるカレントミラー回路は、ＰＮＰトランジスタとダ
イオードとの組合せになるカレントミラー回路に変形し
てもよい。

更に、上記トランジスタＱ１はコレクタ比が異なるよう
に形成されているが、同一面積のコレクタであってもよ
いっこの場合、電子回路１の増幅度は実施例に対し低下
するもののＰ　Ｎ　Ｐ　トランジスタＱ、のバイアス電
圧の設定は上記同様に行われろ。

以上の説明では、主として本発明者によってなされた発
明をその背景となった利用分野である複合トランジスタ
に通用した場合について説明したが、それに限定される
ものではな（，１個の増幅器として利用することができ
る。

更に、入力信号Ｖｉｎとともに、基準電流の電流径路に
他の信号を供給することにより、変調回路として利用す
ることもでさる。

〔発明の効果〕

本願において開示されろ発明のうち代表的なものによっ
て得られろ効果を簡単に説明すれば、下記のとおりであ
る。

すなわち、ＰＮＰ　トランジスタによって入力トランジ
スタを碑成し、低バイアス電圧にて入力信号を供給し得
るようになすとともに、上記ＰＮＰトランジスタのエミ
ッタ・コレクタ電流径路にＮＰＮＩ−ランジスタからな
るカレントミラー回路を設け、このカレントミラー回路
な構成するＮＰＮトランジスタのエミッタ比を所望の比
になすことによって、エミッタ比に対応した増幅をなす
ようにしたものである。

上記構成の電子回路によれば、ＰＮＰトランジスタのエ
ミッタ面積を大にすることなく所望の増幅動作を行い得
るので、ＩＣ化に際し半導体基板の面積を低減すること
かでき、集積度を同上し得る、という効果か得られる。

【図面の簡単な説明】

第１図および第２図は本発明を】６用した電子回路の第
１実施例を示すものであり、 第１図は上記電子回路の回路図、 第２図はＩＣ化しｔこ場合の各トランジスタの配置、所
要面積を示す要部の平面図、 第３図は本発明の第Ｚ実施例を示す電子回路の回路図、 第４図は本発明の第３実施例を示″ｆ′電子回路の回路
図、 第５図は本発明に先立って検討された電子回路の回路図
をそｎぞれ示すものである。 ｌ・・・電子回路、Ｑ１〜Ｑ、・・・ＰＮＰ　トランジ
スタ、Ｑ、、Ｑ、・・・ＮＰＮ　トランジスタ、ＩＱ＋
　　。 ＩＣＩ　、ＩＣ・・・電流、Ｖｉｎ・・・入力信号、Ｅ
・・・エミッタ、Ｂ・・・ペース、Ｃ・・・コレクタ。

Claims (1)

1. 【特許請求の範囲】 １、制御端子に入力信号が供給されるＰＮＰトランジス
   タと、上記ＰＮＰトランジスタの第１および第２の出力
   端子間に流れる出力電流を基準電流となす基準ＮＰＮト
   ランジスタと、上記基準ＮＰＮトランジスタのエミッタ
   面積に対しＮ倍のエミッタ面積を有する出力ＮＰＮトラ
   ンジスタとからなり、上記出力トランジスタの第１の出
   力端子が上記ＰＮＰトランジスタの上記第１の出力端子
   に接続され、上記出力トランジスタの第２の出力端子が
   上記ＰＮＰトランジスタの上記第２の出力端子に接続さ
   れたカレントミラー回路と、を具備することを特徴とす
   る電子回路。 ２、上記ＰＮＰトランジスタは、ダーリントン接続され
   たＰＮＰトランジスタからなることを特徴とする上記特
   許請求の範囲第１項記載の電子回路。 ３、上記基準ＮＰＮトランジスタに供給される基準電流
   は、上記ＰＮＰトランジスタのエミッタ・コレクタ間を
   流れる電流に対応すべくカレントミラー回路によって分
   流された電流であることを特徴とする上記特許請求の範
   囲第１項記載の電子回路。