JPS62248199A

JPS62248199A - 自己訂正半導体メモリ

Info

Publication number: JPS62248199A
Application number: JP61092516A
Authority: JP
Inventors: Junzo Yamada; 順三山田
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1986-04-21
Filing date: 1986-04-21
Publication date: 1987-10-29

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、ビット誤りをメモリ内で目動的に訂正する自
己訂正機能を有する半導体メモリに関するものであり、
特に誤り訂正のための付加回路の規模を低減でき、且つ
製造歩留シの向上に寄与できる自己訂正半導体メモリに
関するものである。

〔従来の技術〕

ビット誤りをメモリ内で訂正する自己訂正機能を有する
半導体メモリ（自己訂正メモリと呼ぶ。）としては、水
平垂直パリティ符号を１本のワード線に接続する複数の
メモリセルに適用させた半導体記憶装置の基本構成（特
願昭５６−３７２２３号、特開昭５７−１５２５９７号
公報）および高速な誤り訂正動作を可能とする改良構成
（特願昭５９−８６９３０号）を提案している。この改
良構成例を第３図（ａ）に示し、また訂正原理を同図（
ｂ）に示す。こ＼で、１はメモリセル、２はメモリセル
情報の検査情報を貯えるパリティセル、３はワード線、
４はビット線、５はパリティセル用のパリティビット線
、６はコラムデコーダで６−１がコラムアドレスＡ、、
Ａ、が入力される下位コラムデコーダ、６−２がコラム
アドレスＡｘ、ｊＪ１が入力される上位コラムデコーダ
、７はマルチプレクサ、８は２つの基準電圧”Ｈ”。

”Ｌ″を伝達する経路を人力情報によりスイッチする１
人カバリティ回路、９は１０の水平群選択スイッチを含
む水平群パリティチェック回路、１１は垂直群選択スイ
ッチ、１２は１つの水平群、１３は１つの垂直群を示し
ており、ＩＮＶＩはインバータ、ＡＮＤＩは論理積ゲー
ト、ＥＯＲｌは排他的論理和ゲート、マたＣ１〜Ｃ１６
はセルの番号を示している。

まず訂正原理について、第３図（ｂｌを用いて説明する
。９個のメモリセル１に対し７個のパリティセル２を用
意し、（Ｎ２個のメモリセルに対シて（２Ｎ＋１）個の
パリティセル）、各水平群および各垂直群で偶数パリテ
ィが成立するようにパリティセル情報を各パリティセル
に記憶させる。この状態で、例えば同図中に示す１２の
水平群と１３の垂直群のパリティを調べ、共にパリティ
結果が”１”、即ちパリティエラーが発生したとすると
、これは１２の水平群と１３の垂直群の交点に位置する
メモリセル情報の誤りを意味するので、この情報を反転
することによυビット誤りを訂正することができる。こ
れらの計１６個のセルを第３図（ａ）に示す１本のワー
ド線３に接続させて配置し、訂正対象のメモリセル情報
が属する１つの水平群および１つの垂直群をそれぞれ１
０の水平群選択スイッチ、１１の垂直群選択スイッチを
用いて選択し、それぞれのパリティチェックを８で示す
１人カバリティ回路の縦続接続回路で行い、その結果を
用いて７のマルチプレクサにより得られた訂正対象の出
力情報を訂正することにより、同図（１％）に示す自己
訂正半導体メモリを得ることができる。この改良構成で
は、８で示す１人カバリティ回路、即ちノードＮ１、Ｎ
２とノードＮ３　、　Ｎ４との接続関係を入力信号およ
びその相補信号でトランジスタＱｌ、Ｑ２．Ｑｌ、Ｑ４
を用いて交換する回路を縦続接続させ、且つこれらの回
路をビット線上に配置することにより、１つの水平群お
よび垂直群を選択するセレクタとそれぞれの群のパリテ
ィチェックを行うだめのパリティチェック回路を一体化
させることができ、回路動作の高速化に加え付加回路規
模の低減化を達成している。

〔問題点を解決するだめの手段〕

しかしながらこのような構成においては、９で示す水平
群パリティチェック回路を構成するための１人カバリテ
ィ回路を各ビット線対応で設ける必要があり、ビット繍
ピッチが非常に小さくなυつつあるメガビット級のＲＡ
Ｍに適用する場合に、レイアウト上の問題があった。更
に、１０で示す水平群選択スイッチが介在していること
、および１入力バリテイ回路間の配線長の違い等によシ
、水平群パリティチェックおよび垂直群パリティチェッ
クの速度バランスが良くなく、誤り訂正動作の高速化を
妨げる要因となっていた。

また、このような構成ではワード線に沿った同一符号グ
ループ内の１ビツト１ｌｌｆｆしか訂正できないので、
例えば製造時に発生するワード線系の欠陥を救済するこ
とができないという欠点があった。

〔問題点を解決するための手段〕

本発明は、これらの欠点を除去するために、１つの水平
群あるいは垂直群を形成するビット数に対応する単位で
グループ化した物理的に隣接して位置する複数のメモリ
セルおよび横置セルの各々が同一水平群および同一垂直
群に属さないように水平群および垂直群の選択スイッチ
を制御することにより、水平群パリティチェックおよび
垂直群パリティチェックを全く同様の回路構成で実現す
るとともに、Ｎ入力（Ｎ≧２）排他的論理和ゲートを用
い、かつ前記スイッチからの複数の信号が入力されるこ
とによυパリティチェックを行う手段を有する点に特徴
をもつ。

さらに、本発明において、余剰ワード線とワード線切換
回路を付加した構成が提供される。

〔作　用〕

上記構成により、小規模で高速な誤り訂正回路が提供さ
れ、また、余剰ワード線を付加することが容易であυ信
頼度のみならず、製造歩留りも向上できる半導体メモリ
が提供される。

〔実施例〕

第１図は本発明を可能とする原理説明図であり、（ａ）
は９個のメモリセル１および７個のパリティセル２が１
本のワード線３に接続されている図であシ、物理的位置
に従いセル番号Ｃ１〜Ｃ１６が付けられている。同図（
ｂ）は、これらの１６個のセルを同一水平群および同一
垂直群がわが９やすいように２次元論理アドレス空間に
展開した例であゃ、この展開方法が本発明の鍵となる。

この図（ｂ）をみると、同図（ａ）で物理的に隣接する
４つずつのセルグループ、即ち０１〜Ｃ４，０５〜ＣＢ
、Ｃ９〜Ｃ１２、Ｃ１３〜Ｃ１６の各々のグループにお
いて、４つのセルが別々の水平群および垂直群に属して
いる。このような構成で水平群および垂直群を形成する
と、訂正対象のセルが属している水平群および垂直群の
選択は、ともにＣ１〜Ｃ４の中から１つ、０５〜Ｃ８の
中から１つ、Ｃ９へ０１２の中から１つ、Ｃ１３〜Ｃ１
６の中から１つ、セル情報を選ぶことになる。例えば同
図（ｂ）の０６のセル情報が訂正対象の場合、ルの水平
群、即ちＣ１４，Ｃ２，Ｃ６，ＣＩＯと１３の垂直群、
即ちＣ９、０６。

Ｃ３，Ｃ１６’ｉ選択することになるが、この選択すべ
きセルは、先に述べた４つのセルグループ内に１つずつ
存在しているので、水平群選択スイッチと垂直群選択ス
イッチを全く同様に構成できることになる。また同図（
ｅ）は、本発明を可能とする別の展開方法を示しており
、同図（ｂ）と同時に、Ｃ１〜Ｃ４゜Ｃ５〜Ｃ８，Ｃ９
〜Ｃ１２，Ｃ１３〜Ｃ１６の個々のセルグループ内の各
々のセルが別々の水平群および垂直群に属している例で
ある。この例では、バリテイセルがＣ４，Ｃ５，Ｃ７，
Ｃ１１，Ｃ１２，Ｃ１５，Ｃ１６となり、同図（ａ）の
パリティ七ル、即ちＣ４，Ｃ７，ＣＢ、Ｃ１０，Ｃ１２
，Ｃ１３，Ｃ１６と位置が異なるだけである。このよう
に、本発明を可能とする水平群および垂直群の選択論理
はこの他にも幾種類も存在することは明らかである。

第２図（＆）は本発明の実施例（１）であシ、第１図（
ａ）　（ｂ）の選択論理をベースとしている。１〜７．
　ＡＮＤＩ　。

ＥＯＲＩは第３図と同様であシ、１０′は水平群選択ス
イッチ、１】′は垂直群選択スイッチ、ＥＯＲ２，ＥＯ
Ｒ３、はＥＯＲＩと同様の排他的論理和ゲートである。

この構成例において、先と同様に０６のセル情報が、訂
正対象の場合を例にとって、回路動作を説明する。Ｃ６
のセル情報と同一水平群に属するＣ２．Ｃ１０゜Ｃ１４
のセル情報が６−１で示す下位コラムデコーダ出力のＡ
ＩＡＯの出力によシ１０′の水平群選択スイッチで選択
され、ノードＮｘｚ、　Ｎｔｓ、　Ｎ１４．　ＮＩＢに
伝えられる。一方、これと全く同様にＣ６のセル情報と
同−垂直群に属するＣ３　、　Ｃ９、Ｃ１６のセル情報
が６−２で示す上位コラムデコーダ出力のＡｓＡ２出力
により１１′の垂直群選択スイッチで選択され、ノード
Ｎ１１Ｂ。

Ｎｌｙ、　Ｎｌｓ、　Ｎ＋ｅに伝えられる。この後、Ｅ
ＯＲ２で示す２人力ＥＯＲ回路の縦続接続回路で水平群
パリティチェックが、ＥＯＲ３で示す２人力ＦＯＲ回路
の縦続接続回路で垂直群パリティチェックが全く同様に
行われ、その組合せで７のマルチプレクサ出力のノード
Ｎ２３のデータを訂正して出力端子に供給する。本構成
と従来構成の第３図（ａ）と比較すると、水平群パリテ
ィチェックのために必要であった１６個、即ち各ビット
線対応の１人カバリティ回路が必要でなくなシ、良く用
いられる２人力ＥＯＲ回路３個づつで、水平群と垂直群
のパリティチェックが全く同様に行うことができ、ビッ
ト線ピッチが縮小されても十分レイアウトが可能となり
、誤り訂正のための付加回路規模の低減に大きく寄与す
る。更に、パリティチェックを全く同様の回路で行うの
で、速度バランスの良い高速ｇｂ訂正を可能とする。

また、第２図（ｂ）は、本発明の実施例（２）であり、
第２図（ａ）の実施例（１）に、３′で示す余剰ワード
線、１′で示す余剰メモリセル、２′で示す余剰検査セ
ル、１４で示すワード線切換回路が付加されてお、ａ、
Ｘ０〜Ｘｉはロウアドレス、またＣ１’〜Ｃ１６′はそ
れぞれＣ１〜Ｃ１６に対応する。この構成は、従来よシ
用いられている製造歩留り向上のための余剰ワード線置
換による仏五構成を取シ入れたものであシ、例えば製造
時のテストで判明した欠陥ワード線のアドレスを１４で
示すワード線切換回路内にレーザプログラムあるいは電
気ヒユーズ等の手段によシ登録し、使用時に外部よシ印
加されたロウアドレス（Ｘ０〜Ｘｉ）と登録しておいた
欠陥ワード線アドレスとの一致／不一致を調べ、もし一
致しているならば欠陥ワード線ではなく余剰ワード線を
選択することによシ正常なメモリ動作をさせるものであ
る。この余剰ワード線による欠陥救済は、本発明の誤り
訂正機能およびその速度性能を全く低下させないので、
この欠陥救済機能と誤り訂正機能により高信頼度でかつ
高歩留りな半導体メモリを実現できる。なお、本実施例
（１）　、　（２）ともに、図面の便宜上コラムデコー
ダを上部に図示しているが、これは水平群あるいは垂直
群選択スイッチと隣接させてアレイ内に配置することも
当然のことながら可能であシ、且つ上位コラムデコーダ
出力と下位コラムデコーダ出力の論理積をとってコラム
デコーダ出力信号とし、マルチプレクサに入力する構成
とすることもでき、よシコンパクトに自己訂正メモリを
構成できる。

〔発明の効果〕

以上説明したように、本発明は自己訂正半導体メモリに
おいて、１つの水平群あるいは垂直群を形成するビット
数に対応する単位でグループ化した物理的に隣接して位
置する複数のメモリセルおよび検査セルの各々を同一水
平群および同−垂直群に属させないように水平群および
垂直群選択スイッチを制御した構成であるので、水平群
パリティチェック回路を垂直群パリティチェック回路と
全く同様の回路構成で実現でき、パリティチェック回路
を構成する素子数の削減による付加回路の小規模化と、
同じ回路構成での水平群、垂直群パリティチェックによ
る回路動作のバランス化、高連化を同時に期待できると
いう利点がある。

更に、本発明では余剰ワード線による欠陥救済機能のた
めに、高信頼度化のみならず高歩留り化を達成できると
いう利点がある。

【図面の簡単な説明】

第１図（ａ）　（ｂ）　（ｃ）は、本発明の原理説明図
、第２図１＆）は、本発明の実施例（１）の構成図、第
２図（ｂ）は、本発明の実施例（２）の構成図、第３図
（ａ）　（ｂ）は、従来例の自己訂正半導体メモリの改
良構成図である。１・・・メモリセル１′・・・余剰メモリセル２・・・パリティセル２′・・・余剰パリティセル３・・・ワード線３′・・・余剰ワード線４・・・ピット線５・・・検査ビット線６・・・コラムデコーダ６−１・・・下位コラムデコーダ６−２・・・上位コラムデコーダ７・・・マルチプレクサ８・・・１人カバリティ回路９・・・水平群パリティチェック回路１０　、１０’・・・水平群選択スイッチ１１　、１１
’・・・垂直群選択スイッチ１２・・・水平群１３・・・垂直群１４・・・ワード線切換回路

Claims

【特許請求の範囲】

（１）情報を記憶する複数のメモリセルと、メモリ内で
発生するビット誤りを検出するための情報を記憶し、該
メモリセルの情報とともに水平垂直パリテイ符号を形成
する複数の検査セルと、前記複数のメモリセルおよび検
査セルを選択するワード線と、前記メモリセルと情報のやり取りを行なうビット線と、前記検査セルと情報のやり取りを行なう検査ビット線と
、検査対象のメモリセルが属している符号グループ内の検
査対象のメモリセルを含む水平群および垂直群に属する
ビット線情報と検査ビット線情報を、該１つの水平群あ
るいは垂直群を形成するビット数に対応する単位でグル
ープ化した物理的に隣接して位置する複数のメモリセル
および検査セルの各々が、同一の水平群および同一の垂
直群に属さないように選択論理が制御されるコラムデコ
ード信号を利用したスイッチと、Ｎ入力（Ｎ≧２）排他的論理和ゲートを用い、かつ前記
スイッチからの複数の信号が入力されることによりパリ
テイチェックを行なう手段と、前記パリテイチェックを
行なう手段の出力を用いてビット誤りを自動的に訂正す
る誤り訂正回路とを具備してなることを特徴とする自己
訂正半導体メモリ。
（２）情報を記憶する複数のメモリセルと、メモリ内で
発生するビット誤りを検出するための情報を記憶し、該
メモリセルの情報とともに水平垂直パリテイ符号を形成
する複数の検査セルと、前記複数のメモリセルおよび検
査セルを選択するワード線と、前記メモリセルと情報のやり取りを行なうビット線と、前記検査セルと情報のやり取りを行なう検査ビット線と
、検査対象のメモリセルが属している符号グループ内の検
査対象のメモリセルを含む水平群および垂直群に属する
ビット線情報と検査ビット線情報を、該１つの水平群あ
るいは垂直群を形成するビット数に対応する単位でグル
ープ化した物理的に隣接して位置する複数のメモリセル
および検査セルの各々が、同一の水平群および同一の垂
直群に属さないように選択論理が制御されるコラムデコ
ード信号を利用したスイッチと、Ｎ入力（Ｎ≧２）排他的論理和ゲートを用い、かつ前記
スイッチからの複数の信号が入力されることによりパリ
テイチェックを行なう手段と、前記パリテイチェックを
行なう手段の出力を用いてビット誤りを自動的に訂正す
る誤り訂正回路とを備え、さらに、前記ビット線にメモリセルと同様に接続した余
剰メモリセルと、前記検査ビット線に検査セルと同様に接続した余剰検査
セルと、前記余剰メモリセルと余剰検査セルを選択する余剰ワー
ド線と、前記ワード線を前記余剰ワード線に置換するためのワー
ド線切換回路とを有することを特徴とする自己訂正半導
体メモリ。