JPS6224481A

JPS6224481A - データ読み出し制御方法

Info

Publication number: JPS6224481A
Application number: JP61105782A
Authority: JP
Inventors: ダブリュー・ダニエル・ヒリス; クレメント・ケイ・リウ
Original assignee: Thinking Machines Corp
Current assignee: Thinking Machines Corp
Priority date: 1985-05-08
Filing date: 1986-05-08
Publication date: 1987-02-02
Anticipated expiration: 2012-11-12
Also published as: CA1263194A; JP2674985B2; EP0201330B1; EP0201330A3; JP3010008B2; JPH0854989A; DE3688211D1; DE3688211T2; EP0201330A2; ATE88032T1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明が属する技術分野〕本発明は、磁気ディスクの如き機械的に駆動される記憶
媒体に対しディジタル・データを格納する装置に関する
。

〔従来の技術およびその問題点〕

典型的な磁気ディスク駆動装置においては、いくつかの
磁気ハード・ディスクが単一の回転軸上に取付けられ℃
いる。各ディスク面上の記憶スペースは、同心円状のト
ラックに構成されている。

全てのディスク面における対応するトラックは、仮想の
／リングを形成する。各ディスク面は、読出し／書込み
ヘッドにより機能させられる。全てノ読出し／書込みヘ
ッドは、選択されるどのシリンダに対しても一緒に運動
させることｂｌでき、また従ってこのシリンダを構成す
るトラック上にデータを格納しあるいはその上のデータ
の検索ができる。

通常、磁気ディスク駆動装置は直列バスによりディスク
制御装置に対して接続されており、この制御装置は、就
中、読出し／書込みヘッドを適正なトラックに対して運
動させ、ディスクに格納されようとするかあるい１まデ
ィスクから検索された許りのデータをバッファし、デー
タが適正なアドレスに格納されあるいはこのアドレスで
検索されることを保証し、かつデータに関する逐次のエ
ラーの訂正および検出を行なう。典型的には、このディ
スク制御装置は、その入出力ボートが例えば３２ビット
幅であるコンピュータに対して接続された並列の入出力
バスを提供す乞。このバス上に送られる３２ビットのワ
ードは、ディスク制御装置を介して送られ、順次ディス
ク制御装置に対してロードされあるいはこれから検索さ
れる。ディスク制御装置とディスク駆動装置間の直列バ
スの処理速度は、おおよそコンピュータとディスク制御
装置間の並列のＩ１０バスの処理速度と整合されている
。

全ての利用可能な記憶スペースを拡張するため、多重デ
ィスク駆動装置をディジー・チェーンまたは星状回路形
態で単一の制御装置に対してリンクすることができる。

〔問題を解決する手段〕

本発明の全般的な１つの特徴は、データ・ワードに対す
るエラー訂正ビットを生成すること、およびこのデータ
・ワードとは独立的に機械的に駆動される別個の媒体上
に訂正ビットを格納することにある。

本発明の望ましい実施態様は下記の特徴を含んでいる。

各データ・ワードの異なる部分は異なるデータ記憶袋＃
に格納され、訂正ビットを格納するための少なくとも１
つの訂正ビット記憶装置がある。エラーは、どれが１つ
の記憶装置の障害に対し裕度を有するように訂正される
。あるデータ・ワードに対するエラー訂正ビットは様々
に異なる訂正ビット記憶装置に格納されている（ある１
つのデータ・ワードに対して２っのエラー訂正ビットが
１つの記憶装置に格納されないことが望ましい）。１組
のエラー訂正ビットが、一時に１つのデータ・ワードに
おける全てのビットよりも小数のグループ毎に生成され
、データービットのグループは次々に処理されて連続す
る組のエラー訂正ビットを生じる。あるいはまた、異な
るグループのデータ・ワードのビットｂｔ同時に並列に
処理されて、エラー訂正ビットの組を生じる。例えば、
各データ・ワードは、それぞれ５２ビットの２つのグル
ープを構成する６４ビットを拮っことがで＃、１ｍの７
つの訂正ビットを３２ビットの各グループ毎に生成する
ことができる。データ・ワートハ、格納オよび検索のた
め並列のデータ・バスを介して順次送出され、バスと記
憶装置間に接続されてこのバスと記憶装置間にデータ・
ワードを送るアダプタが提供される。

本発明の別の目的は、異なる非同期的な機械的に駆動さ
幻る記憶装置における並列バス上に現われる各データ・
ワードの異なる部分を格納することにある。

本発明の望ましい実施態様は以下の特徴を含む。

１つのデータ・ワードの全ての部分？Ｊ？−送られる用
意ができるまで、このデータ・ワードのどの部分のバス
に対する送出の遅れによってデータ囃ワードの検索が行
なわれる。各記憶装置は、要求されたデータ・ワードの
その部分を送出する用意ができる時ドレーン指令を送り
、全ての記憶装置ｂ−ドレーン指令を出した時のみ記憶
装置はドレーンされる。並列のエラー訂正ビットが各デ
ータ・ワード毎に生成され、このエラー訂正ビットの少
なくとも１つが関連するデータ・ワードのどの部分も保
持しない記憶装置に対して格納される。エラー訂正ビッ
トは、データ・ワードの読出しと訂正を行なう時点にお
いて読出され、データ・ワードにオける訂正する１つの
ビットのエラーに対して使用される。データ・ワードを
格納する時、データ・ワードの異なる部分は、これらが
全て格納の用意ができるまで、異なる記憶装置に対して
は送られることはない。各記憶装置（１１つの）くツフ
ァを備え、読出さねるべき連続データ・ワードがバッフ
ァが光満状態とならないことを保証するに充分な速度で
要求され、書込まｊるべき連続ｆるワードがビットが空
にならないことを保証するに充分な速度で送出される。

各データ・ワードの等しい数のビット（例えば、２ビッ
ト）が異なる記憶装置において格納されろ。１つの記憶
装置を供する各個のバスは５Ｃ３Ｉプロトコルに準拠し
ている。

各データ・ワードには５２ビット以上（例えば、２５６
ビット）が存在する。これらのデータ・ワードは、バス
回線毎に少なくとも４メガビットの速度で並列バスに対
して送出される。各記憶装置は磁気ディスク駆動装置で
ある。

本発明は、非常に広範囲の高速の並列Ｉｌｏノ（スに供
することができる非常に大きな処理速度の記憶システム
を提供するものである。標準的な市販のディスク駆動装
置および制御装置は、異なるディスク駆動装置の主軸の
回転運動と同期する必要なしに使用することができる。

エラー訂正ビットおよびデータ・ビットを独立的に格納
することにより、このシステムはどれかのディスク駆動
装置全体の故障に対する裕度を有する。標準的な５Ｃ８
Ｉプロトコルの指令を用いてシステムの全体的な動作を
同期させる。

本発明の他の利点および特徴については、以下の望まし
い実施態様の記述および頭書の特許請求の範囲から明ら
かになるであろう。

〔実施例〕

（構造および作用）第１図によれば、（本願と同じ譲受人に譲渡され参考の
ため本文に引用される１９８６年５月５１日出願の米国
特許出願第４９９．４７４号に記載されり種類の）コン
ピュータ１０が４つの同じ入出力（Ｉｌｏ）ポート１２
を備えている。各Ｉ１０ポート１２は、６４ビット幅の
並列バス（ＫＢＵＳ）１４を介して、こ＆’１ＫＢＴＪ
Ｓ上で受取ったデータを格納しかつこのＫ　Ｂ　Ｕ　Ｓ
に対して検索されたデータを送出するための対応する１
つの高速ディスク・サブシステム１６に対して接続され
ている。

各ＫＢＵＳは毎秒３２メガバイト（バイト当り８ビット
）ｌ１７）処理速度を有し、データは毎秒１２８メガバ
イトの総処理速度で４つの全てＫＢＵＳ上に同期的に送
ることができる。

第２図によれば、各ディスク・サブシステム１６はＫＢ
ＵＳの１つに接続されたバス・アダプタ１８ヲ有する。

このバス・アダプタ１８はまた、各々８ビット幅の５９
の異なる並列バス（ＳＣ３Ｉバス）２０を介して、５９
個の異なるディスク記憶装置２２に対して接続されてい
る。各ディスク記憶装置２２は、直列バス（ＥＳＤＩバ
ス）２６を介してディスク制御装置２８（例えば、Ｅｍ
ｕｌｅｘ社の販売するチャンピオン・モデル）に対しテ
接続されたディスク駆動装置２４（例えば、Ｃｏｎｔｒ
ｏｌＤａ　ｔａ社のモデル９４１５）を有し、前記制御
装置は更に前記ディスク記憶装置に供される５Ｃ８Ｉバ
スに対して接続されている。＠Ｓ　ＣＳ　Ｉバスは、参
考のため本文に引用される米国商務省、規格標準量の規
格刊行物第Ｘ３Ｔ９号、改定第１４Ｂ号（１９８４年１
１月６日）に規定された小型コンピュータ・システムの
インターフェース規格に従って、データおよび指令（指
令記述子ブロック−ＣＤＨの形態における）を送る。

５９個のディスク記憶装置および６９個の５Ｃ３Ｉバス
は２つのグループに構成されている。ディスク記憶装置
およびバスの内の３２個（Ｄｌ乃至Ｄ３２で示される）
は、コンピュータ１０からのデータの格納および送出の
ため使用される。残りの７個のディスク記憶装置および
バス（Ｅｌ乃至Ｅｌで示される）は、以下に述べる方法
でデータ・ビットから送られるエラー訂正ビットの格納
および送出のため使用され、エラーの訂正のために使用
される。これらが保持する情報のタイプにおけるこの区
別を除いて、３９個の全℃のディスク記憶装置および５
Ｃ８Ｉバスは同じものである。

各ＥＳＤＩは、例えば、参考のため本文に引用されろＭ
ａｇｎｅｔｉｃ　Ｐｅｒｉｐｈｅｒａｌｓ社の刊行物第
７７７５８０７６−Ｄ号（１９８４年）において規定さ
れた強化型小型装置インターフェースに従ってデータお
よび指令を逐次に送る。

第５図によれば、各バス・アダプタ１８においテハ、Ｋ
ＢＵＳの６４回線はそれぞれ３２回線の２組に分割され
、この２組がそれぞれ２つのエラー検出兼訂正装置３２
（それぞれ例えば１対のＩｎｔｅ１社の８２０６型また
はＡＭＤ社の２９６０型チツプからなる）の両方向のＷ
Ｄ／ＣＤ入力（データまたは訂正データの書込み）側に
対して接続されている。各ＷＤ／ＣＤ人力に対して接続
された３２の回線もまた、それぞれ５２個の８ビットの
シフトレジスタ３４の入力側に対して接続されている。

このように、各シフトレジスタはその２ビットの入力が
２組の３２の回線の各々からの１回線に対して接続さね
、各７フトレジスタは一時に２ビットをシフトするよう
に構成されている。

各装置５２のＷＤ／ＣＤ入力に対して加えられる５２の
データ・ビットの各組毎に、本装置が７っノ並列ノエラ
ー訂正ビットを生じ、これがこれらビットの以降の検索
中に生゛じる関連した５２θ）データ・ビットのどれか
における単独ビットのエラーを訂正するに充分な情報を
提供する。

各装置３２の７つのエラー訂正ビットが７つのエラー訂
正ビット回線を介してＳＣ出力側から送出され、このビ
ット回線はレジスタ３４の如き７つの８ビットのシフト
レジスタ５６の入力側にそれぞれ接続されている。

ＫＢＵＳの１つの転送サイクルが経過した後、各シフト
レジスタ３４Ｖｆ−ＫＢＵＳの回線の内２つに現われる
データ・ビットと対応する２つのデータ・ビットを保有
し、また各７フトレジスタ３６は対応するエラー訂正ビ
ットの内の２つを保有する。ＫＢＵＳの４転送サイクル
が経過した後、各シフトレジスタ６４は８つのデータ・
ビット（１データ・バイト）を保有し、各シフトレジス
タ６６を主８つのエラー訂正ビット（１エラー訂正バイ
ト）を保有スる。その時、シフトレジスタ、５４．３６
におけるバイトはそれぞれ５Ｃ８ＩバスＤＬ−Ｄ３２お
よびＥ工〜Ｅ７に対してアンロードされる。次いで、Ｋ
ＢＵＳの次の４つの転送サイクル毎にこのプロセスが１
１、というように繰返される。シフトレジスタ３４．ろ
６のローディングおよびアンローディングは、ＫＢＵＳ
上で毎秒３２メガバイト（回線毎に４メガバイト）の頻
度で現われるデータが５Ｃ８Ｉバス当り毎秒１．５メガ
バイトの速度で８ビット幅の３２のＳＣＳＩバスに対し
て送られる。反対に、５Ｃ８Ｉバス当り毎秒１．５メガ
バイトで現われるデータは毎秒３２メガバイトでＫＢＵ
Ｓに対して送られる。

データがＳＣ５Ｉバスの各バイトの転送サイクルにおい
てディスク駆動装置２４から検索されると、１つの８ビ
ットφバイトが平行に各シフトレジスタ３４．ろ６に対
してロードされる。次に、全てのシフトレジスタ３４が
一緒に平行的にそのエラー訂正バイトの第１と第２のビ
ットをＥＤＣ装置３２のＲＤ（データ読出し）入力に対
してアンロードし、全てのシフトレジスタ５６が平行的
にそのデータ・バイトの第１と第２のビットなＥＤＣ装
置３２のＣＢ（検査ビット）入力に対してアンロードす
る。ＥＤＣ装置３２は、そのＣＢ大入力介して受取られ
たエラー訂正ビットを用いてそのＲＤ大入力受取ったデ
ータ・ビットに現われる単独ビット・エラーを調べてこ
れを訂正する。

その時、ＥＤＣ装置３２はそのＷＤ　／ＣＤ出力側にお
ける６４の訂正されたデータ・ビットをＫＢＵＳに対し
て送出する。このプロセスは、シフトレジスタ３４．３
６に保持されたバイトの全ての８ビットがアンロードさ
れるまで繰返される。次いで、シフトレジスタは５ＣＳ
Ｉバスからの新たなバイトで再びロードされる。

各ディスク記憶装置２８（第２図）は、下記の如くディ
スク駆動装置２４上のデータの格納および検索を制御す
るように構成されている。

格納操作を開始するため、コンピュータ２８はＫＢＵＳ
上に適当な指令記述ブロック（ＣＤＢ）を送って、特定
数のバイト（ワード・カウント）が特定のディスク・ア
ドレスから始めて格納されるべきことを表示する。この
Ｃ’　Ｄ　Ｂ　＆−１、バス・アダブタ１８により５Ｃ
５Ｉバスを介してディスク記憶装置２８に対し送られる
。制御装置は、必要に応じて、ＥＳＤＩバス上の探索指
令をディスク駆動装置に対して送り、これをして読出し
／書込みヘッドをＣＤＢにそのアドレスが指示された格
納場所を含む７リンダへ移動させる。制御装置２８は次
に、格納されるべきデータが５Ｃ８Ｉバス上に送出され
ることを要求する。この要求は、再びＫＢＵＳを介して
コンピュータへ戻される。次に、このデータ１ま、（前
述の如＜　）ＫＢＵＳ上をバス・アダプタを介して５Ｃ
８Ｉバスに対し送られ、データ・ビットが受取られる時
、これらビットは制御袋Ｒｒｃおける１４にバイトのバ
ッファに格納される。各トラックは約１０Ｉ（バイトの
容量ヲ有するため、前記バッファは一時に全トラック相
当以上のデータを保持することｌ！ｌ″−できる。ディ
スク記憶装置２８は、バッファが充満状態になる時（ワ
ード・カウントがバッファ容量より大キイカあるいはこ
れと等しい場合）、あるいはさもなければバッファにお
けるバイト数がワード・カウントと等しければ直ちに、
ＥＳＤＩバスに対してそのバッファのアンロードな゛順
次開始することになる。その時、データはトラック上の
指定されたアドレスから始って格納される。もしワード
・カウントがバッファ容量より太きければ、バッファが
８にバイトのデータしかバッファに残らないレベルまで
ドレーンされるや否や、制御装置ｂ−コンピュータ１０
に対して別のデータを戻すための要求を送出し、制御装
置における古いデータがディスク駆動装置２４に対して
アンロードされろと同時に別のデータがバッファに対し
てロードされる。

このプロセスは、ワード・カウントに達するまで続行す
る。

同様に、検索操作を開始するため、コンピュータは指定
されたバイト数が指定されたディスクのアドレスから始
めて検索されるべきことを表示するＣＤＢを送出する。

必要に応じて、制御装置は最初にディスク駆動装置の読
出し／書込みヘッドをして適正なトラックを探索させ、
指定されたアドレスから始めてデータを読出させる。こ
のデータ（工、ＥＳＤ丁バス上を順次制御装置の直列バ
ッファに対してロードされる。バッファがこのトラック
におけるバイト数と等しいバイト数を有すると直ちに、
制御装置は５Ｃ８Ｉバス上をコンピュータ１０に対して
有を送出してバッファからデータを取得する。このデー
タがアンロードされつつある間、制御袋＃はＥＳＤＩバ
ス土でディスク駆動装置からのデータを受入れて、これ
をそのバッファに対してロードし続ける。このプロセス
は、ワード・カウントと等しいバイト数となるまで続行
する。

制御装置に対する全てのＳＣＳＩバスを介するデータの
格納および検索は平行的に同時に生じる。

即ち、バス・アダプタの観点からは、領域種類するデー
タが単一の操作で同時に全てのＳＣＳＩバス玉で送出さ
れる。異なるディスク駆動装置２４は一般に相互に位相
ｔＪ′−ずれているため、異なるディスク駆動装置にお
ける対応するトラックの場所が同時にその各々の読出し
／書込みヘッドの下に現われることが多い。従って、異
なる制御装置が格納指令を発することｈ′−できる時点
における差、および異なる制御装置が検索されたデータ
を送出する用意ができる時点における差が存在すること
になる。異なる制御装置の位相のずれる可能性のある操
作は、以下の方法でバス・アダプタに関する同期的な出
し入れ転送の必要と妥協させられる。

第４Ａ図においては、データが格納されるべき時、コン
ピュータ１Ｑが最初にバス・アダプタに対して特定のシ
リンダを指定する探索指令（６ｊ）を送出する。このバ
ス・アダプタは、次に、全ての制御装置３２に対する５
Ｃ３Ｉバスを介して適当なＣＩ）　Ｂを送ることにより
探索指令を同時通報して、これらの全てのＣＤＢをして
同じシリンダを探索させる。制御装置が独立的にこの探
索指令を実行中、コンピュータは他の関連のない操作を
行なうことができる。

全ての制御装置が探索指令を実行したことを保証する充
分な期間（６４）の経過後、コンピュータ１０は書込み
指令（シリンダ境界が交差しないように関連するディス
ク・アドレスおよびワード・カウントを含む）をバス・
アダプタに対して送出する（６６）。このバス・アダプ
タは、適当なＣＤＢを５Ｃ８Ｉバスを介して全ての制御
装置へ送ることによって全ての制御装置に対する書込み
指令（６８）を同時通報する。制御装置は全て、この時
、格納されるべきデータに対するバス・アダプタに対し
５Ｃ８Ｉバス上の一連の要求（７０）をバイト単位で開
始する。異なる制御装置からのデータは、一般に同時に
は現われない。バス・アダプタは。

全テのＳＣＳＩバスに対して接続され要求が現われろと
こね、を検出する論理回路４８を有する。論理回路４８
はまた各シフトレジスタ５４．．ｌＳ６の制御入力に対
して制御出力が接続され、５Ｃ３Ｉバスを介してシフト
レジスタのローディンクオよびアンローティングを制御
する。

全ての制御装置がその要求を発した時、バス・７ダブタ
は論理回路４８から全てのシフトレジスタ３４．３６に
対してアンロード信号を送出することにより全℃の要求
を同時に満たして、これらシフトレジスタに同じ時点に
おいて全℃の５ＩＳＣバス上にそのバイトをアンロード
させる−（７２）。

各制御装置は、そのバツブアが一杯の状態になるマチ（
あるいは、そのバッファにおけるバイト数がワード・カ
ウントと等しくなるまで）、データをバイト単位で要求
し続けることになる。各制御ｉｔは、その時、そのバッ
ファからのデータをディスクに対して書込みを開始する
（７４）。

異なる制御装置は、その各々のディスク駆動装置の軸位
置間の位相差に基く非同期時点において書込み操作を実
行することになる。ワード・カウントがバッファ容量を
越える場合には、そのバッファに残るバイト数が８にバ
イト了り下ると直ちに、各制御装置はバス・アダプタか
ら更にデータを要求することになる。これら制御装置の
これ以上のデータに対する要求は、バス・アダプタに非
同期的に到達することになる。バス・アダプタは、その
論理回路４８を介して、より以上のバイトを送ることに
よりこれら要求を満たす前に全ての要求が受取られるま
で待機することになる。実際に。

バス・アダプタは、データを更に要求する最後のもので
ある一制御装置におけるバッファが８にバイトのレベル
にドレーンされるまで待機する。その間、データを更に
要求する最初のものであった制御装置におけるバッファ
は、８にバイト・レベルより低くなるよう空の状態にな
っている。その後、バフ・アダプタは、データーバイト
を最初の要求を行なう制御装置が要求すると直ちにデー
タ・バイトを送出し、これにより最初に要求する制御装
置におけるバッファが決して完全に空にならないこトラ
保証オろ。このプロセスは、各制御装置に対して送られ
るデータ・バイト数がワード・カウントに達するまで継
続する。

第４Ｂ図においては、データが検索されるべき時、コン
ビエータ１０は読出し指令（８２）が後に続く探索指令
（８０）を送出し、その両者はバス・アダプタによって
データ格納操作と類似の方法で制御装置に対して同時通
報される（８４．８６）。各制御装置は、探索指令（８
８）を実行し、またディスク駆動装置にディスクからの
バイトを読出させることにより読出し指令の実行を開始
し、これらバイトを制御装置のバッファにロードされる
ようＥＳＤＩバス上で順次送出する。異なる制御装置は
、一般に、データ読出しを非同期的に実行することにな
る。セクターの読出しデータ相当分がバッファに対して
入れられた時、制御装置はバッファをドレーンさせるよ
う要求するが、データ読出しおよびバッファの充填を継
続することになる。

バス・アダプタの論理回路が全ての制御装置がそのバッ
ファをドレーンさせることを待機中であること検出オろ
と、この論理回路はこねらバッファのドレーン操作を開
始する。その後、バス・アダプタは、ドレーンを要求で
る最初のものであった制御装置により要求される速度で
制御装置のバッファからバイトをドレーンし続けること
になり。

これにより最初のバッファが決して一杯の状態にならな
いことを保証する。読出し操作は、各ディスク駆動装置
から読出されたバイト数ｂ”−ワード・カウントと等し
くなるまで継続する。

各高速ディスク・サブシステムにおけるディスク記憶装
置２２のどれかが故障すると、ＥＤＣ装置は故障した装
置から受取った誤りビットを訂正することが可能である
。従って、ディスク・サブシステムの操作を妨げること
なく、故障した装置全体を正常な装置で交換することが
できる。

本発明は、非常に広い範囲の高速の並列Ｉ１０バスを供
することが可能な非常に高い処理速度の記憶システムを
提供するものである。異なるディスク駆動装置の主軸の
回転を同期させる必要もなく、標準的な市販のディスク
駆動装置と制御装置を使用することができる。本システ
ムは、ディスク駆動装置全体の故障に対する裕度を有す
る。標準的な５Ｃ８Ｉプロトコル指令を用いて、システ
ムの全体的な動作を同期させる。

他の実施態様は頭書の特許請求の範囲に含まれている。

例えば、第５図において、バス・アダプタ１８は１台の
ＥＤＣ装置５２を使用することができる。

この場合、ＫＢＵＳの６４回線をそれぞれ３２回線の２
組に分け、その両方の組をマルチプレクサ６０に対して
接続する。データが格納される時、マルチプレクサ３０
１！、ＫＢＵＳの１転送サイクルπおいて、最初にＫＢ
ＵＳの１組の５２回線を装置３２の両方向ＷＤ／ＣＤ入
力側に対して接続し、次いでＫＢＵＳの他方の組の３２
回線をＷＤ／ＣＤ入力側に接続する。ＷＤ／ＣＤ人力に
対して接続された５２回線をままた、それぞれ３２個の
８ビットのシフトレジスタ５４の入力側に対して接続す
れる。データ検索中、装置３２はＷＤ　／ＣＤ出力にお
ける３２の訂正されたデータ・ビットを３２個のフリッ
プフロップのバンク（ＬＥＦ）４０ＶＣ対して送る。次
に、シフトレジスタ５４．３６ｕ’！、そのバイトの第
２のビットをＥＤＣ装置５２に対してアンロードし、こ
のＥＤＣ装置は更に３２の訂正済みビットを７リツプフ
ロツプのバンク（ＨＥＦ）４２に対して送出する。同時
に、７リツプフロツブのバンク４Ｇはその３２ビットを
フリップフロップの第３のバンク（ＨＥＦ）４４に対し
てシフトする。この時、ＫＢＵＳの取引きが６４ビット
全てをコンピュータに対して送出することになる。

インバータ４６は、コンピュータ？Ｊ″−Ｋ　Ｂ　Ｕ　
Ｓを駆動中、マルチプレクサ６０は活動状態にあるがバ
ンク４２．４４に！不作動状態であることを保証し、さ
もなげねばマルチプレクサ６０不作動でありバンク４２
．４４はＫＢＵＳに対してビットを送ることができるこ
とを保証する。

ＥＤＣ装置３２に関して出入りするデータ・ビットの監
視に基く論理回路４８からインバータ４６に対する入力
が与えられる。回路４２ｔｔ漣続する３２ビットノ組の
状態に！いてフリップフロップのバンクなトリガーする
ことが適当である時を判定する。

各ディスク記憶装置により供されるＫＢＵＳ回線数は、
２つ以上または２つ以下のいずれにすることもできる。

【図面の簡単な説明】

第１図はコンピュータおよび関連する記憶システムを示
すブロック図、第２図は第１図の１つの高速ディスク・
サブシステムのブロック図、第６図は第２図のバス・ア
ダプタの各部分を示すブロック図、第４Ａ図および第４
Ｂ図はデータの格納およびデータの検索操作を示すタイ
ミング図、および第５図は第６図に代る回路図である。１０・・・コンピュータ、　　１２・・・Ｉ１０ボート
、１４・・・並列バス（、ＫＢＵＳ）、　１６・・・高
速ディスク・サブシステム、　１８・・・バス龜アダプ
タ、２０・・・並列バス（ＳＣＳＩバス）、　２２・・
・ディスク記憶装置、　２４・・・ディスク駆動装置、
２６・・・直列バス（ＥＳＤ■バス）、２８・・・ティ
スフ制御装置、　６０・・・マルチプレクサ、　ろ２・
・・ＥＤＣ装置ｉｔ、　　　３４・・・シフトレジスタ
、　　５６・・・シフトレジスタ、　　４０・・・フリ
ップフロップのバンク（ＬＥＦ）、　　４２・・・フリ
ップフロップのバンク（ＨＥＦ）、　　４４・・・フリ
ップフロップのバンク（ＨＥＦ）、　　４６・・・イン
バータ、　　４８・・・論理回路。（外５名）尾１１２１孝、２図

Claims

【特許請求の範囲】

（１）ディジタル・データ・ワードの格納および検索を
行ない、検索されたデータ・ワードにおけるエラーを訂
正するシステムにおいて、前記各データ・ワードを機械的に駆動される媒体上に格
納するためのデータ記憶装置と、前記データ・ワードに対するエラー訂正ビットを生成す
るためのエラー訂正回路と、機械的に駆動される媒体における前記データ・ワードと
は独立的に前記訂正ビットを格納するための訂正ビット
記憶装置とを設け、前記エラー訂正回路は、前記エラー訂正ビットを用いて
前記の検索されたデータ・ワードにおけるエラーを訂正
するように構成されることを特徴とするシステム。
（２）前記データ記憶装置が、前記各データ・ワードの
異なる部分をそれぞれ格納するためのディスク記憶装置
を含み、前記訂正ビット記憶装置が、少なくとも１つの訂正ビッ
ト記憶装置を含むことを特徴とする特許請求の範囲第１
項記載のシステム。
（３）前記エラー訂正回路が、どれか１つの前記記憶装
置の障害を許容するように前記データ・ワードを訂正す
るよう構成されることを特徴とする特許請求の範囲第２
項記載のシステム。
（４）複数の訂正ビット記憶装置が設けられ、種々の前
記エラー訂正ビットが異なる前記訂正ビット記憶装置に
格納されることを特徴とする特許請求の範囲第２項記載
のシステム。
（５）ある前記データ・ワードに対する２つの前記エラ
ー訂正ビットが１つの前記訂正ビット記憶装置に格納さ
れないことを特徴とする特許請求の範囲第２項記載のシ
ステム。
（６）前記エラー訂正回路が、一時に前記各データ・ワードにおける全ビットより少な
いビットに対して１組の前記エラー訂正ビットを生じる
エラー訂正装置と、連続するグループにおける前記データ・ワードのビット
を前記エラー訂正装置に対して経路指定を行なつて複数
の組の前記エラー訂正ビットを生成する経路指定回路と
を含むことを特徴とする特許請求の範囲第２項記載のシ
ステム。
（７）前記エラー訂正回路が、その各々が前記各データ・ワードにおける全ビットより
少ないグループに対して１組のエラー訂正ビットを生成
する複数のエラー訂正装置と、前記エラー訂正装置に対
して並列に前記各データ・ワードにおけるビットのグル
ープの経路指定を行なつて複数の組の前記データ・ビッ
トを生成する経路指定回路とを含むことを特徴とする特
許請求の範囲第２項記載のシステム。
（８）前記各データ・ワードが６４ビットを有し、前記
各エラー訂正装置が前記各データ・ワードの３２ビット
の各グループに対して７つのエラー訂正ビットを生成す
ることを特徴とする特許請求の範囲第６項または第７項
に記載のシステム。
（９）前記データ・ワードが、格納および検索のための
並列データ・バスを介して順次送出され、前記バスと前
記記憶装置間に接続されて、該バスと記憶装置間のデー
タ・ワードの経路指定を行なうアダプタを更に設けるこ
とを特徴とする特許請求の範囲第２項記載のシステム。
（１０）ディジタル・データ・ワードを格納し、前記バ
スに対して接続されたデータ・プロセッサにより要求さ
れる時、並列データ・バスに対して順次ディジタル・デ
ータ・ワードを送出するシステムにおいて、各々が機械的に駆動される媒体と該媒体の読出しを行な
うヘッドとを備えた記憶装置を設け、前記各データ・ワ
ードの異なる部分が異なる前記記憶装置において格納さ
れ、一方の前記記憶装置は、特定の前記データ・ワード
が要求される時と前記記憶装置に格納された特定の前記
データ・ワードが前記バスに対して送出される用意があ
る時との間の第１の遅延時間を有し、他方の前記記憶装
置は、特定の前記データ・ワードが要求される時と他方
の前記記憶装置に格納された前記データ・ワードの部分
が前記バスに対して送出される用意がある時との間の前
記第１の遅延時間とは異なる第２の遅延時間を有し、前
記バスと前記記憶装置との間に接続されて、前記記憶装
置にそれからの連続する前記各ワードの前記部分を読出
させることにより、前記データ・プロセッサからの前記
要求に応答するアダプタを設けることを特徴とするシス
テム。
（１１）前記アダプタが更に、前記ワードの全ての部分
が送出される用意ができるまで前記バスに対するどの前
記部分の送出を遅延させるように構成されることを特徴
とする特許請求の範囲第１０項記載のシステム。
（１２）前記各記憶装置と前記アダプタとの間に個々の
バスを更に設け、前記各記憶装置は、前記記憶装置に格納された前記デー
タの前記部分が送出の用意がある時、その対応する個々
のバス上にドレーン指令を前記アダプタに対して送出す
るように構成され、前記アダプタは、全ての前記の個々のバス上の前記ドレ
ーン指令の発生を監視するように構成され、また全ての
前記記憶装置からの前記ドレーン指令が現われる時、前
記記憶装置からの前記データ・ワードの前記部分の全て
をドレーンし、かつ前記並列データ・バスに対してこれ
ら部分を同時に送出するように構成されることを特徴と
する特許請求の範囲第９項または第１０項に記載のシス
テム。
（１３）前記アダプタが、前記各データ・ワードに対し
て並列エラー訂正ビットを生成するようになつており、前記エラー訂正ビットの少なくとも１つが、前記エラー
訂正ビットと関連するデータ・ワードの前記部分を保持
しない記憶装置において格納されることを特徴とする特
許請求の範囲第１０項記載のシステム。
（１４）前記アダプタは更に、関連する前記データ・ワ
ード部分が読出される時点と対応する時点において前記
エラー訂正ビットを読出させるように構成され、前記アダプタは、前記エラー訂正ビットに基く前記デー
タ・ワードにおけるビットのエラーを訂正するためのエ
ラー訂正回路を含むことを特徴とする特許請求の範囲第
１３項記載のシステム。
（１５）前記エラー訂正ビットの異なるグループが異な
る前記記憶装置において格納されることを特徴とする特
許請求の範囲第１５項記載のシステム。
（１６）前記各データ・ワードに対する前記各エラー訂
正ビットが個々の前記記憶装置に格納されることを特徴
とする特許請求の範囲第１５項記載のシステム。
（１７）更に、前記データ・プロセッサにより指令され
る時、前記データ・ワードを格納するように構成され、前記各記憶装置は更に、異なる前記記憶装置に格納され
つつある前記各データ・ワードの異なる部分を前記媒体
上に書込むためのヘッドを含み、異なる前記記憶装置は
、特定の前記ワードが格納するため送出される時と前記
記憶装置がその各々の前記部分を格納する用意がある時
との間の異なる遅延時間を有し、前記アダプタが更に、全ての前記記憶装置が格納する用
意ができるまでどれかの前記部分の前記記憶装置に対す
る送出を遅延させることにより、前記データ・プロセッ
サからの前記指令に応答するように構成されることを特
徴とする特許請求の範囲第１０項記載のシステム。
（１８）前記各記憶装置が、前記媒体に対して書込まれ
るべきビットを一時的に保持するためのバッファを備え
た制御装置を含み、前記アダプタは、どの前記制御装置におけるバッファも
空の状態にならないように保証するに充分な速度で連続
する前記データ・ワード部分の前記記憶装置に対する送
出を行なうように構成されることを特徴とする特許請求
の範囲第１７項記載のシステム。
（１９）前記各記憶装置が、前記媒体から読出されて送
出される用意があるビットを一時的に保持するためのバ
ッファを備えた制御装置を含み、前記アダプタは、どの前記制御装置におけるバッファも
充満状態にならないように保証するに充分な速度で連続
する前記データ・ワード部分の前記記憶装置からの送出
を行なうように構成されることを特徴とする特許請求の
範囲第９項または第１０項に記載のシステム。
（２０）異なる前記記憶装置に格納された前記各データ
・ワードの部分が等しいことを特徴とする特許請求の範
囲第９項または第１０項に記載のシステム。
（２１）前記部分が前記データ・ワードの各２ビットで
あることを特徴とする特許請求の範囲第２０項記載のシ
ステム。
（２２）個々の前記各バスがＳＣＳＩプロトコルに準拠
することを特徴とする特許請求の範囲第１０項記載のシ
ステム。
（２３）前記各データ・ワードに３２ビット以上が存在
することを特徴とする特許請求の範囲第１項または第１
０項に記載のシステム。
（２４）前記各データ・ワードに２５６ビットが存在す
ることを特徴とする特許請求の範囲第１項または第１０
項に記載のシステム。
（２５）前記データ・ワードが、前記バスの回線当り少
なくとも４メガビットの速度で前記並列データ・バスに
対して送出されることを特徴とする特許請求の範囲第８
項または第１０項に記載のシステム。
（２６）前記各記憶装置は磁気ディスク駆動装置を含む
ことを特徴とする特許請求の範囲第２項または第１０項
に記載のシステム。