JP3010008B2 - デジタルデータワード記憶システム - Google Patents
デジタルデータワード記憶システムInfo
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
- G11B20/1833—Error detection or correction; Testing, e.g. of drop-outs by adding special lists or symbols to the coded information
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、磁気ディスクのような
機械的に駆動される記憶媒体を含む記憶装置を用いたデ
ジタルデータワード記憶システムに関する。 【０００２】 【従来の技術】典型的な磁気ディスク駆動装置は、いく
つかの磁気ハードディスクが回転している単一のスピン
ドル上に取り付けられている。各ディスク面上の記憶空
間は、同心円上のトラックにより編成されている。全て
のディスク面上の対応するトラックにより、仮想のシリ
ンダが形成される。各ディスク面は読出し／書込みヘッ
ドによりサーブされる。全ての読出し／書込みヘッド
は、任意に選択されたシリンダに一体となって移動させ
ることができ、このシリンダを構成するトラック上にデ
ータを記憶するか、あるいはそのトラックからデータを
検索することができる。 【０００３】通常、磁気ディスク駆動装置は直列バスに
よりディスク制御装置に接続されており、このディスク
制御装置は、就中、読出し／書込みヘッドを制御して適
正なトラックに移動させ、ディスクに格納されようとす
るか、あるいはディスクから検索されたばかりのデータ
をバッファリングし、データが適正なアドレスに格納さ
れるか、あるいはこのアドレスから検索されることを保
証し、かつデータに対して逐次エラー訂正を行い検出を
行う。典型的には、このディスク制御装置は並列入出力
バスをサーブする。この並列入出力バスは入出力ポート
が例えば32ビット幅であるコンピュータに接続されてい
る。この並列入出力バス上に転送される32ビットワード
は、ディスク制御装置を介して渡され、直列に、ディス
ク駆動装置にロードされるか、あるいはこのディスク駆
動装置から検索される。ディスク制御装置とディスク駆
動装置との間の直列バスのスループットレートは、コン
ピュータとディスク制御装置の間の並列Ｉ／Ｏバスのス
ループットレートとおおよそ一致している。 【０００４】利用可能な全記憶空間を拡張するため、複
数のディスク駆動装置をデイジーチェーンまたはスター
構成で単一の制御装置にリンクすることができる。 【０００５】 【発明が解決しようとする課題】しかしながら、ディス
ク記憶装置が故障した場合、ディスク記憶装置のデータ
を復元することができなかった。 【０００６】本発明の目的は、上記のような問題点を解
決したデジタルデータワード記憶システムを提供するこ
とにある。 【０００７】 【課題を解決するための手段】上述のような目的を達成
するために、本発明は、デジタルデータワードのビット
数の１／２以下に等しい数のデータ記憶装置に対応させ
た並列入力並列出力のデータ用シフトレジスタと、パラ
レルデータバスのデジタルデータ転送サイクルごとに、
デジタルデータワードに対応しかつデジタルデータワー
ドと前記データ用シフトレジスタの数とにより決定され
る２ビット以上の各シフトインビットを、それぞれ対応
する前記データ用シフトレジスタにパラレルにシフトイ
ンし、前記転送サイクルを所定回繰り返す度に、該デー
タ用シフトレジスタの内容をパラレルにアンロードする
手段と、少なくとも１つの訂正ビット記憶装置に対応さ
せた並列入力並列出力の訂正ビット用シフトレジスタと
前記デジタルデータ転送サイクルごとに、前記デジタル
データワードに関係付けをした少なくとも１つのエラー
訂正ビットを生成し、得られた少なくとも１つのエラー
訂正ビットを前記訂正ビット用シフトレジスタにパラレ
ルにシフトインし、前記転送サイクルを所定回繰り返す
度に、該訂正ビット用シフトレジスタの内容をパラレル
にアンロードする手段と、検索要求に応答して、復元さ
れるデータワードに関連するデータを前記データ記憶装
置から検索し、前記各データ用シフトレジスタにパラレ
ルにロードするとともに、該検索された関連するデータ
に関係付けをしてある１つ以上のエラー訂正ビットを前
記訂正ビット記憶装置から検索し、前記訂正ビット用シ
フトレジスタにパラレルにロードする手段と、前記デー
タがロードされた前記データ用シフトレジスタからそれ
ぞれ前記シフトインビットのビット数に等しいシフトア
ウトビットをパラレルにシフトアウトするとともに、前
記１つ以上のエラー訂正ビットがロードされた訂正ビッ
ト用シフトレジスタから１つ以上のエラー訂正ビットを
パラレルにシフトアウトし、シフトアウトされた各シフ
トアウトビットからデータワードを組み立てるととも
に、得られたデータワードに対してエラー訂正が必要な
場合にエラー訂正を行なってから、前記パラレルデータ
バス上に転送する手段と、機械的に駆動される記憶媒体
を有する複数のデータ記憶装置であって、該複数のデー
タ記憶装置が互いに独立に駆動され、前記データ用シフ
トレジスタからパラレルにアンロードされた内容をスト
アする複数のデータ記憶装置と、該複数のデータ記憶装
置と独立に機械的に駆動される少なくとも１つの訂正ビ
ット記憶装置であって、前記訂正ビット用シフトレジス
タからパラレルにアンロードされた内容をストアする少
なくとも１つの訂正ビット記憶装置とを備えたことを特
徴とする。 【０００８】 【発明の実施の形態】 （構造およびオペレーション）図１を説明する。コンピ
ュータ10は、（本願と同じ譲受人に譲渡された1983年５
月31日出願の米国特許出願第499,474 号に記載された種
類の）コンピュータであり、４つの同じ入出力（Ｉ／
Ｏ）ポート12を備えている。米国特許出願第 499,474号
の番号を付して本実施例の一部とする。各Ｉ／Ｏポート
12は、64ビット幅の並列バス（ＫＢＵＳ）14を介して、
対応する高速ディスクサブシステム16に接続されてい
る。高速ディスクサブシステム16は、このＫＢＵＳを介
して受信したデータを記憶し、かつ検索されたデータを
このＫＢＵＳに転送する。各ＫＢＵＳは毎秒32メガバイ
ト（バイト当り８ビット）のスループットレートを有
し、毎秒128 メガバイトの総スループットレートで４つ
のＫＢＵＳ全ての上に同期してデータを転送することが
できる。 【０００９】図２を説明する。各ディスクサブシステム
16はＫＢＵＳの１つに接続されたバスアダプタ18を有す
る。また、このバスアダプタ18は各々８ビット幅の39個
の異なる並列バス（ＳＣＳＩバス）20を介して、39個の
異なるディスク記憶装置22に接続されている。各ディス
ク記憶装置22は、直列バス（ＥＳＤＩバス）26を介して
ディスク制御装置 28 （例えば、Emulex社のチャンピオ
ンモデル）に接続されたディスク駆動装置24（例えば、
Control Data社の9415型）を含む。ディスク制御装置28
はそのディスク記憶装置をサーブするＳＣＳＩバスに接
続されている。各ＳＣＳＩバスは、米国商務省、規格標
準局の規格刊行物第X3T9 2/8 2-2号、改定第14B 号（19
84年11月６日）に規定された小型コンピュータシステム
インタフェース規格に準拠してデータおよびコマンド
（コマンドディスクリプタブロック−ＣＤＢの形式の）
を送る。この規格刊行物の番号を付して実施例の一部と
する。 【００１０】39個のディスク記憶装置および39個のＳＣ
ＳＩバスは、２つのグループで編成されている。ディス
ク記憶装置およびバスのうちの32個（D1ないし D32で示
される）は、コンピュータ10からのデータの記憶および
転送のため使用される。残りの７個のディスク記憶装置
およびバス（E1ないしE7で示される）は、次に説明する
方法でデータビットから取り出されたエラー訂正ビット
を記憶し転送するため用いられ、エラー訂正のために用
いられる。39個のディスク記憶装置およびＳＣＳＩバス
は、あつかう情報の種別に区別があるだけで、同じもの
である。 【００１１】各ＥＳＤＩは、例えば、Magnetic Periphe
rals 社の刊行物第77738076-D号（1984年）において規
定された拡張小型装置インタフェースに準拠してデータ
およびコマンドを逐次に送る。 【００１２】図３を説明する。各バスアダプタ18におい
て、ＫＢＵＳの64本の線は各集合がそれぞれ32本の線に
よりなる２つの集合に分割される。これらの２つの集合
はそれぞれ２つのエラー検出兼訂正装置32（それぞれ、
例えば、１対のIntel 社の 8206 型またはAMD 社の2960
型チップを備えている）の両方向ＷＤ／ＣＤ入力（書き
込みデータまたは訂正されたデータ）端子に接続されて
いる。また、各ＷＤ／ＣＤ入力端子に接続された32本の
線は、それぞれ32個の８ビットシフトレジスタ34の入力
端子に接続されている。各シフトレジスタはそれぞれ32
本の線よりなる２つの集合からの１本の線に、その２ビ
ットの入力が接続され、各シフトレジスタは２ビットを
一時にシフトするように構成されている。 【００１３】各エラー検出兼訂正装置32のＷＤ／ＣＤ入
力端子に入力される32個のデータビットの集合に対し
て、それぞれ、エラー検出兼訂正装置32は７つのエラー
訂正ビットを並列に生成する。これらのエラー訂正ビッ
トは、関連する32個のデータビットを検索する間に、こ
れら32個のデータビットのうちの任意のビットに生じる
任意の単一ビットエラーを訂正することができるだけの
情報を提供する。 【００１４】各エラー検出兼訂正装置32の７つのエラー
訂正ビットが７つのエラー訂正ビット線を介してＳＣ出
力端子から転送される。これらのビット線はレジスタ34
のような７つの８ビットシフトレジスタ 36 の入力端子
にそれぞれ接続されている。 【００１５】ＫＢＵＳの１つの転送サイクルが経過した
後、各シフトレジスタ34はＫＢＵＳの線のうちの２つの
線に出力されるデータビットと対応する２つのデータビ
ットを含む。また、各シフトレジスタ36は対応するエラ
ー訂正ビットのうちの２つのエラー訂正ビットを含む。
ＫＢＵＳの４つの転送サイクルが経過した後、各シフト
レジスタ34は８つのデータビット（１データバイト）を
含み、各シフトレジスタ36は８つのエラー訂正ビット
（１エラー訂正バイト）を含む。その時、シフトレジス
タ34,36 のバイトは、それぞれ、ＳＣＳＩバスD1〜D32
およびE1〜E7上にアンロードされる。以後、ＫＢＵＳの
４つの転送サイクル毎に、このプロセスが繰り返され
る。シフトレジスタ34,36 のロードおよびアンロードの
タイミングがとられ、毎秒32メガバイト（１つの線当り
４メガバイト）でＫＢＵＳ上に出力されるデータが、１
つのＳＣＳＩバス当り毎秒1.5 メガバイトのレートで、
８ビット幅のＳＣＳＩバスのうちの32個のＳＣＳＩバス
に転送される。逆に、１つのＳＣＳＩバス当り毎秒1.5
メガバイトで出力されるデータは、毎秒32メガバイトで
ＫＢＵＳに転送される。 【００１６】ＳＣＳＩバスの各バイト転送サイクルにお
いて、データがディスク駆動装置24から検索されると、
１つの８ビットバイトがＳＣＳＩバス20を介して並列に
各シフトレジスタ34,36 にロードされる。次に、全ての
シフトレジスタ34が共に並列にそのエラー訂正バイトの
第１と第２ビットをＥＤＣ装置32のＲＤ（読み取りデー
タ）入力端子にアンロードし、全てのシフトレジスタ36
が並列にそのデータバイトの第１と第２ビットをＥＤＣ
装置 32 のＣＢ（検査ビット）入力端子にアンロードす
る。ＥＤＣ装置32は、そのＣＢ入力端子を介して受信さ
れたエラー訂正ビットを用いて、そのＲＤ入力端子で受
信されたデータビットに現われる単一ビットエラーを検
査しこれを訂正する。そして、ＥＤＣ装置32はそのＷＤ
／ＣＤ出力端子の64 個の訂正されたデータビットをＫ
ＢＵＳに転送する。このプロセスは、シフトレジスタ3
4,36 に保持されたバイトの８ビットが全てアンロード
されるまで繰り返される。ついで、シフトレジスタは、
ＳＣＳＩバスからの新しいバイトにより再びロードされ
る。 【００１７】各ディスク制御装置２８（図２）は、ディ
スク駆動装置２４上のデータの記憶および検索を次のよ
うに制御するように構成されている。 【００１８】記憶オペレーションを開始するため、コン
ピュータ１０は適正なコマンドディスクリプタブロック
（ＣＤＢ）をＫＢＵＳ上に送信し、指定された数のバイ
ト（ワードカウント）が、指定されたディスクアドレス
から記憶されることを示す。このＣＤＢは、バスアダプ
タ18によりＳＣＳＩバスを介してディスク制御装置28に
渡される。ディスク制御装置28は必要な場合、ＥＳＤＩ
バスを介してシークコマンドをディスク駆動装置に送信
する。このシークコマンドにより、読出し／書込みヘッ
ドを、ＣＤＢでアドレスが指定された記憶場所を含むシ
リンダに移動させる。次に、ディスク制御装置28は記憶
されるデータをＳＣＳＩバス上に転送するように要求す
ることになる。この要求はＫＢＵＳを介してコンピュー
タに戻される。ついで、このデータは、（前に述べたよ
うに）ＫＢＵＳ上に渡され、バスアダプタによりＳＣＳ
Ｉバスに渡される。データビットが受信された時、これ
らビットは制御装置の14Ｋバイトのバッファに記憶され
る。各トラックはその容量が10Ｋバイトであるので、前
記バッファは一時に全トラック相当以上のデータを保持
することができる。ディスク制御装置28は、バッファが
一杯になったときか（ワードカウントがバッファ容量を
超えるか、あるいはこれと等しい場合）、あるいはバッ
ファのバイト数がワードカウントと等しくなると直ち
に、そのバッファをＥＳＤＩバスに逐次アンロードする
ことを開始することになる。そして、データはトラック
上の指定されたアドレスから格納される。ワードカウン
トがバッファ容量を超えた場合、データがバッファに８
Ｋバイトしか残らないレベルまでドレーンされると直ち
に、制御装置はコンピュータ10に対して別のデータを要
求する要求を送信し、制御装置の古いデータがディスク
駆動装置24にアンロードされると同時に、別のデータが
バッファにロードされる。このプロセスを、ワードカウ
ントが所定値に達するまで継続する。 【００１９】同様に、検索オペレーションを開始するた
め、コンピュータ１０は、指定されたディスクのアドレ
スから指定されたバイト数が検索されようとしているこ
とを示すＣＤＢを送信する。制御装置により、必要な場
合、最初に、ディスク駆動装置の読出し／書込みヘッド
は適正なトラックにシークし、指定されたアドレスから
データを読み出す。読み出されたデータはＥＳＤＩバス
上に逐次渡され、制御装置の直列バッファにロードされ
る。バッファがこのトラックのバイト数と等しいバイト
数を含むと直ちに、制御装置はＳＣＳＩバス上をコンピ
ュータ10に要求を送信し、そのバッファからデータを取
得する。このデータがアンロードされている間、制御装
置はＥＳＤＩバスを介してディスク駆動装置からデータ
を受け取り、そのデータを制御装置のバッファにロード
し続ける。このプロセスは、バイト数がワードカウント
と等しくなるまで継続される。 【００２０】制御装置に接続された全てのＳＣＳＩバス
を介するデータの記憶および検索は、並列的に同時に起
る。すなわち、バスアダプタの観点からは、関係するデ
ータが単一のオペレーションで同時に全てのＳＣＳＩバ
ス上に渡される。異なるディスク駆動装置24は典型的に
は相互に位相がずれて回転しているので、異なるディス
ク駆動装置上の対応するトラック位置が、同時に、その
各々の読出し／書込みヘッドの下に現われない虞があ
る。従って、異なる制御装置が記憶コマンドを発行する
ことができる時点に差があり、しかも検索されたデータ
を、異なる制御装置が転送実行可能になる時点に差があ
ることになる。異なる制御装置を潜在的に位相がずれて
オペレーションすることと、次の方法でバスアダプタと
の間で同期して転送する必要とを妥協させる。 【００２１】図４を説明する。例えば、バスアダプタ18
は１台のＥＤＣ装置32を使用することができる。この場
合、ＫＢＵＳの64本の線をそれぞれ32本の線の２つの集
合に分け、その両方の集合をマルチプレクサ30に接続す
る。データが記憶される時、マルチプレクサ30は、ＫＢ
ＵＳの単一の転送サイクルの間に、最初に、ＫＢＵＳの
32本の線の１つの集合をＥＤＣ装置32の両方向ＷＤ／Ｃ
Ｄ入力端子に接続し、ついでＫＢＵＳの32本の線の他の
１つの集合をＷＤ／ＣＤ入力端子に接続する。ＥＤＣ装
置32と受け渡しをするデータビットの監視に基づき、イ
ンバータ46に論理回路48から入力される。論理回路48
は、連続する32ビットの集合の態様に基づいて、フリッ
プフロップのバンクのトリガーを何時行うのが適正かを
判定する。 【００２２】各ディスク記憶装置によりサーブされるＫ
ＢＵＳの線数は、３本以上または３本以下のいずれかに
することができる。
機械的に駆動される記憶媒体を含む記憶装置を用いたデ
ジタルデータワード記憶システムに関する。 【０００２】 【従来の技術】典型的な磁気ディスク駆動装置は、いく
つかの磁気ハードディスクが回転している単一のスピン
ドル上に取り付けられている。各ディスク面上の記憶空
間は、同心円上のトラックにより編成されている。全て
のディスク面上の対応するトラックにより、仮想のシリ
ンダが形成される。各ディスク面は読出し／書込みヘッ
ドによりサーブされる。全ての読出し／書込みヘッド
は、任意に選択されたシリンダに一体となって移動させ
ることができ、このシリンダを構成するトラック上にデ
ータを記憶するか、あるいはそのトラックからデータを
検索することができる。 【０００３】通常、磁気ディスク駆動装置は直列バスに
よりディスク制御装置に接続されており、このディスク
制御装置は、就中、読出し／書込みヘッドを制御して適
正なトラックに移動させ、ディスクに格納されようとす
るか、あるいはディスクから検索されたばかりのデータ
をバッファリングし、データが適正なアドレスに格納さ
れるか、あるいはこのアドレスから検索されることを保
証し、かつデータに対して逐次エラー訂正を行い検出を
行う。典型的には、このディスク制御装置は並列入出力
バスをサーブする。この並列入出力バスは入出力ポート
が例えば32ビット幅であるコンピュータに接続されてい
る。この並列入出力バス上に転送される32ビットワード
は、ディスク制御装置を介して渡され、直列に、ディス
ク駆動装置にロードされるか、あるいはこのディスク駆
動装置から検索される。ディスク制御装置とディスク駆
動装置との間の直列バスのスループットレートは、コン
ピュータとディスク制御装置の間の並列Ｉ／Ｏバスのス
ループットレートとおおよそ一致している。 【０００４】利用可能な全記憶空間を拡張するため、複
数のディスク駆動装置をデイジーチェーンまたはスター
構成で単一の制御装置にリンクすることができる。 【０００５】 【発明が解決しようとする課題】しかしながら、ディス
ク記憶装置が故障した場合、ディスク記憶装置のデータ
を復元することができなかった。 【０００６】本発明の目的は、上記のような問題点を解
決したデジタルデータワード記憶システムを提供するこ
とにある。 【０００７】 【課題を解決するための手段】上述のような目的を達成
するために、本発明は、デジタルデータワードのビット
数の１／２以下に等しい数のデータ記憶装置に対応させ
た並列入力並列出力のデータ用シフトレジスタと、パラ
レルデータバスのデジタルデータ転送サイクルごとに、
デジタルデータワードに対応しかつデジタルデータワー
ドと前記データ用シフトレジスタの数とにより決定され
る２ビット以上の各シフトインビットを、それぞれ対応
する前記データ用シフトレジスタにパラレルにシフトイ
ンし、前記転送サイクルを所定回繰り返す度に、該デー
タ用シフトレジスタの内容をパラレルにアンロードする
手段と、少なくとも１つの訂正ビット記憶装置に対応さ
せた並列入力並列出力の訂正ビット用シフトレジスタと
前記デジタルデータ転送サイクルごとに、前記デジタル
データワードに関係付けをした少なくとも１つのエラー
訂正ビットを生成し、得られた少なくとも１つのエラー
訂正ビットを前記訂正ビット用シフトレジスタにパラレ
ルにシフトインし、前記転送サイクルを所定回繰り返す
度に、該訂正ビット用シフトレジスタの内容をパラレル
にアンロードする手段と、検索要求に応答して、復元さ
れるデータワードに関連するデータを前記データ記憶装
置から検索し、前記各データ用シフトレジスタにパラレ
ルにロードするとともに、該検索された関連するデータ
に関係付けをしてある１つ以上のエラー訂正ビットを前
記訂正ビット記憶装置から検索し、前記訂正ビット用シ
フトレジスタにパラレルにロードする手段と、前記デー
タがロードされた前記データ用シフトレジスタからそれ
ぞれ前記シフトインビットのビット数に等しいシフトア
ウトビットをパラレルにシフトアウトするとともに、前
記１つ以上のエラー訂正ビットがロードされた訂正ビッ
ト用シフトレジスタから１つ以上のエラー訂正ビットを
パラレルにシフトアウトし、シフトアウトされた各シフ
トアウトビットからデータワードを組み立てるととも
に、得られたデータワードに対してエラー訂正が必要な
場合にエラー訂正を行なってから、前記パラレルデータ
バス上に転送する手段と、機械的に駆動される記憶媒体
を有する複数のデータ記憶装置であって、該複数のデー
タ記憶装置が互いに独立に駆動され、前記データ用シフ
トレジスタからパラレルにアンロードされた内容をスト
アする複数のデータ記憶装置と、該複数のデータ記憶装
置と独立に機械的に駆動される少なくとも１つの訂正ビ
ット記憶装置であって、前記訂正ビット用シフトレジス
タからパラレルにアンロードされた内容をストアする少
なくとも１つの訂正ビット記憶装置とを備えたことを特
徴とする。 【０００８】 【発明の実施の形態】 （構造およびオペレーション）図１を説明する。コンピ
ュータ10は、（本願と同じ譲受人に譲渡された1983年５
月31日出願の米国特許出願第499,474 号に記載された種
類の）コンピュータであり、４つの同じ入出力（Ｉ／
Ｏ）ポート12を備えている。米国特許出願第 499,474号
の番号を付して本実施例の一部とする。各Ｉ／Ｏポート
12は、64ビット幅の並列バス（ＫＢＵＳ）14を介して、
対応する高速ディスクサブシステム16に接続されてい
る。高速ディスクサブシステム16は、このＫＢＵＳを介
して受信したデータを記憶し、かつ検索されたデータを
このＫＢＵＳに転送する。各ＫＢＵＳは毎秒32メガバイ
ト（バイト当り８ビット）のスループットレートを有
し、毎秒128 メガバイトの総スループットレートで４つ
のＫＢＵＳ全ての上に同期してデータを転送することが
できる。 【０００９】図２を説明する。各ディスクサブシステム
16はＫＢＵＳの１つに接続されたバスアダプタ18を有す
る。また、このバスアダプタ18は各々８ビット幅の39個
の異なる並列バス（ＳＣＳＩバス）20を介して、39個の
異なるディスク記憶装置22に接続されている。各ディス
ク記憶装置22は、直列バス（ＥＳＤＩバス）26を介して
ディスク制御装置 28 （例えば、Emulex社のチャンピオ
ンモデル）に接続されたディスク駆動装置24（例えば、
Control Data社の9415型）を含む。ディスク制御装置28
はそのディスク記憶装置をサーブするＳＣＳＩバスに接
続されている。各ＳＣＳＩバスは、米国商務省、規格標
準局の規格刊行物第X3T9 2/8 2-2号、改定第14B 号（19
84年11月６日）に規定された小型コンピュータシステム
インタフェース規格に準拠してデータおよびコマンド
（コマンドディスクリプタブロック−ＣＤＢの形式の）
を送る。この規格刊行物の番号を付して実施例の一部と
する。 【００１０】39個のディスク記憶装置および39個のＳＣ
ＳＩバスは、２つのグループで編成されている。ディス
ク記憶装置およびバスのうちの32個（D1ないし D32で示
される）は、コンピュータ10からのデータの記憶および
転送のため使用される。残りの７個のディスク記憶装置
およびバス（E1ないしE7で示される）は、次に説明する
方法でデータビットから取り出されたエラー訂正ビット
を記憶し転送するため用いられ、エラー訂正のために用
いられる。39個のディスク記憶装置およびＳＣＳＩバス
は、あつかう情報の種別に区別があるだけで、同じもの
である。 【００１１】各ＥＳＤＩは、例えば、Magnetic Periphe
rals 社の刊行物第77738076-D号（1984年）において規
定された拡張小型装置インタフェースに準拠してデータ
およびコマンドを逐次に送る。 【００１２】図３を説明する。各バスアダプタ18におい
て、ＫＢＵＳの64本の線は各集合がそれぞれ32本の線に
よりなる２つの集合に分割される。これらの２つの集合
はそれぞれ２つのエラー検出兼訂正装置32（それぞれ、
例えば、１対のIntel 社の 8206 型またはAMD 社の2960
型チップを備えている）の両方向ＷＤ／ＣＤ入力（書き
込みデータまたは訂正されたデータ）端子に接続されて
いる。また、各ＷＤ／ＣＤ入力端子に接続された32本の
線は、それぞれ32個の８ビットシフトレジスタ34の入力
端子に接続されている。各シフトレジスタはそれぞれ32
本の線よりなる２つの集合からの１本の線に、その２ビ
ットの入力が接続され、各シフトレジスタは２ビットを
一時にシフトするように構成されている。 【００１３】各エラー検出兼訂正装置32のＷＤ／ＣＤ入
力端子に入力される32個のデータビットの集合に対し
て、それぞれ、エラー検出兼訂正装置32は７つのエラー
訂正ビットを並列に生成する。これらのエラー訂正ビッ
トは、関連する32個のデータビットを検索する間に、こ
れら32個のデータビットのうちの任意のビットに生じる
任意の単一ビットエラーを訂正することができるだけの
情報を提供する。 【００１４】各エラー検出兼訂正装置32の７つのエラー
訂正ビットが７つのエラー訂正ビット線を介してＳＣ出
力端子から転送される。これらのビット線はレジスタ34
のような７つの８ビットシフトレジスタ 36 の入力端子
にそれぞれ接続されている。 【００１５】ＫＢＵＳの１つの転送サイクルが経過した
後、各シフトレジスタ34はＫＢＵＳの線のうちの２つの
線に出力されるデータビットと対応する２つのデータビ
ットを含む。また、各シフトレジスタ36は対応するエラ
ー訂正ビットのうちの２つのエラー訂正ビットを含む。
ＫＢＵＳの４つの転送サイクルが経過した後、各シフト
レジスタ34は８つのデータビット（１データバイト）を
含み、各シフトレジスタ36は８つのエラー訂正ビット
（１エラー訂正バイト）を含む。その時、シフトレジス
タ34,36 のバイトは、それぞれ、ＳＣＳＩバスD1〜D32
およびE1〜E7上にアンロードされる。以後、ＫＢＵＳの
４つの転送サイクル毎に、このプロセスが繰り返され
る。シフトレジスタ34,36 のロードおよびアンロードの
タイミングがとられ、毎秒32メガバイト（１つの線当り
４メガバイト）でＫＢＵＳ上に出力されるデータが、１
つのＳＣＳＩバス当り毎秒1.5 メガバイトのレートで、
８ビット幅のＳＣＳＩバスのうちの32個のＳＣＳＩバス
に転送される。逆に、１つのＳＣＳＩバス当り毎秒1.5
メガバイトで出力されるデータは、毎秒32メガバイトで
ＫＢＵＳに転送される。 【００１６】ＳＣＳＩバスの各バイト転送サイクルにお
いて、データがディスク駆動装置24から検索されると、
１つの８ビットバイトがＳＣＳＩバス20を介して並列に
各シフトレジスタ34,36 にロードされる。次に、全ての
シフトレジスタ34が共に並列にそのエラー訂正バイトの
第１と第２ビットをＥＤＣ装置32のＲＤ（読み取りデー
タ）入力端子にアンロードし、全てのシフトレジスタ36
が並列にそのデータバイトの第１と第２ビットをＥＤＣ
装置 32 のＣＢ（検査ビット）入力端子にアンロードす
る。ＥＤＣ装置32は、そのＣＢ入力端子を介して受信さ
れたエラー訂正ビットを用いて、そのＲＤ入力端子で受
信されたデータビットに現われる単一ビットエラーを検
査しこれを訂正する。そして、ＥＤＣ装置32はそのＷＤ
／ＣＤ出力端子の64 個の訂正されたデータビットをＫ
ＢＵＳに転送する。このプロセスは、シフトレジスタ3
4,36 に保持されたバイトの８ビットが全てアンロード
されるまで繰り返される。ついで、シフトレジスタは、
ＳＣＳＩバスからの新しいバイトにより再びロードされ
る。 【００１７】各ディスク制御装置２８（図２）は、ディ
スク駆動装置２４上のデータの記憶および検索を次のよ
うに制御するように構成されている。 【００１８】記憶オペレーションを開始するため、コン
ピュータ１０は適正なコマンドディスクリプタブロック
（ＣＤＢ）をＫＢＵＳ上に送信し、指定された数のバイ
ト（ワードカウント）が、指定されたディスクアドレス
から記憶されることを示す。このＣＤＢは、バスアダプ
タ18によりＳＣＳＩバスを介してディスク制御装置28に
渡される。ディスク制御装置28は必要な場合、ＥＳＤＩ
バスを介してシークコマンドをディスク駆動装置に送信
する。このシークコマンドにより、読出し／書込みヘッ
ドを、ＣＤＢでアドレスが指定された記憶場所を含むシ
リンダに移動させる。次に、ディスク制御装置28は記憶
されるデータをＳＣＳＩバス上に転送するように要求す
ることになる。この要求はＫＢＵＳを介してコンピュー
タに戻される。ついで、このデータは、（前に述べたよ
うに）ＫＢＵＳ上に渡され、バスアダプタによりＳＣＳ
Ｉバスに渡される。データビットが受信された時、これ
らビットは制御装置の14Ｋバイトのバッファに記憶され
る。各トラックはその容量が10Ｋバイトであるので、前
記バッファは一時に全トラック相当以上のデータを保持
することができる。ディスク制御装置28は、バッファが
一杯になったときか（ワードカウントがバッファ容量を
超えるか、あるいはこれと等しい場合）、あるいはバッ
ファのバイト数がワードカウントと等しくなると直ち
に、そのバッファをＥＳＤＩバスに逐次アンロードする
ことを開始することになる。そして、データはトラック
上の指定されたアドレスから格納される。ワードカウン
トがバッファ容量を超えた場合、データがバッファに８
Ｋバイトしか残らないレベルまでドレーンされると直ち
に、制御装置はコンピュータ10に対して別のデータを要
求する要求を送信し、制御装置の古いデータがディスク
駆動装置24にアンロードされると同時に、別のデータが
バッファにロードされる。このプロセスを、ワードカウ
ントが所定値に達するまで継続する。 【００１９】同様に、検索オペレーションを開始するた
め、コンピュータ１０は、指定されたディスクのアドレ
スから指定されたバイト数が検索されようとしているこ
とを示すＣＤＢを送信する。制御装置により、必要な場
合、最初に、ディスク駆動装置の読出し／書込みヘッド
は適正なトラックにシークし、指定されたアドレスから
データを読み出す。読み出されたデータはＥＳＤＩバス
上に逐次渡され、制御装置の直列バッファにロードされ
る。バッファがこのトラックのバイト数と等しいバイト
数を含むと直ちに、制御装置はＳＣＳＩバス上をコンピ
ュータ10に要求を送信し、そのバッファからデータを取
得する。このデータがアンロードされている間、制御装
置はＥＳＤＩバスを介してディスク駆動装置からデータ
を受け取り、そのデータを制御装置のバッファにロード
し続ける。このプロセスは、バイト数がワードカウント
と等しくなるまで継続される。 【００２０】制御装置に接続された全てのＳＣＳＩバス
を介するデータの記憶および検索は、並列的に同時に起
る。すなわち、バスアダプタの観点からは、関係するデ
ータが単一のオペレーションで同時に全てのＳＣＳＩバ
ス上に渡される。異なるディスク駆動装置24は典型的に
は相互に位相がずれて回転しているので、異なるディス
ク駆動装置上の対応するトラック位置が、同時に、その
各々の読出し／書込みヘッドの下に現われない虞があ
る。従って、異なる制御装置が記憶コマンドを発行する
ことができる時点に差があり、しかも検索されたデータ
を、異なる制御装置が転送実行可能になる時点に差があ
ることになる。異なる制御装置を潜在的に位相がずれて
オペレーションすることと、次の方法でバスアダプタと
の間で同期して転送する必要とを妥協させる。 【００２１】図４を説明する。例えば、バスアダプタ18
は１台のＥＤＣ装置32を使用することができる。この場
合、ＫＢＵＳの64本の線をそれぞれ32本の線の２つの集
合に分け、その両方の集合をマルチプレクサ30に接続す
る。データが記憶される時、マルチプレクサ30は、ＫＢ
ＵＳの単一の転送サイクルの間に、最初に、ＫＢＵＳの
32本の線の１つの集合をＥＤＣ装置32の両方向ＷＤ／Ｃ
Ｄ入力端子に接続し、ついでＫＢＵＳの32本の線の他の
１つの集合をＷＤ／ＣＤ入力端子に接続する。ＥＤＣ装
置32と受け渡しをするデータビットの監視に基づき、イ
ンバータ46に論理回路48から入力される。論理回路48
は、連続する32ビットの集合の態様に基づいて、フリッ
プフロップのバンクのトリガーを何時行うのが適正かを
判定する。 【００２２】各ディスク記憶装置によりサーブされるＫ
ＢＵＳの線数は、３本以上または３本以下のいずれかに
することができる。
【図面の簡単な説明】
【図１】コンピュータおよび関連する記憶システムを示
すブロック図である。 【図２】図１に示す１つの高速ディスクサブシステムを
示すブロック図である。 【図３】図２のバスアダプタの各部分を示すブロック図
である。 【図４】図３に代わる回路図である。 【符号の説明】 10 コンピュータ 12 Ｉ／Ｏポート 14 並列バス（ＫＢＵＳ） 16 高速ディスクサブシステム 18 バスアダプタ 20 並列バス（ＳＣＳＩバス） 22 ディスク記憶装置 24 ディスク駆動装置 26 直列バス（ＥＳＤＩバス） 28 ディスク制御装置 30 マルチプレクサ 32 ＥＤＣ装置 34 シフトレジスタ 36 シフトレジスタ 40 フリップフロップのバンク（ＬＦＦ） 42 フリップフロップのバンク（ＨＦＦ） 44 フリップフロップのバンク（ＨＦＦ） 46 インバータ 48 論理回路
すブロック図である。 【図２】図１に示す１つの高速ディスクサブシステムを
示すブロック図である。 【図３】図２のバスアダプタの各部分を示すブロック図
である。 【図４】図３に代わる回路図である。 【符号の説明】 10 コンピュータ 12 Ｉ／Ｏポート 14 並列バス（ＫＢＵＳ） 16 高速ディスクサブシステム 18 バスアダプタ 20 並列バス（ＳＣＳＩバス） 22 ディスク記憶装置 24 ディスク駆動装置 26 直列バス（ＥＳＤＩバス） 28 ディスク制御装置 30 マルチプレクサ 32 ＥＤＣ装置 34 シフトレジスタ 36 シフトレジスタ 40 フリップフロップのバンク（ＬＦＦ） 42 フリップフロップのバンク（ＨＦＦ） 44 フリップフロップのバンク（ＨＦＦ） 46 インバータ 48 論理回路
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 クレメント・ケイ・リウ
アメリカ合衆国マサチューセッツ州ブラ
イトン，クレイモス・ロード 41
(56)参考文献 特開 昭60−211536（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．デジタルデータワードのビット数の１／２以下に等
しい数のデータ記憶装置に対応させた並列入力並列出力
のデータ用シフトレジスタと、 パラレルデータバスのデジタルデータ転送サイクルごと
に、デジタルデータワードに対応しかつデジタルデータ
ワードと前記データ用シフトレジスタの数とにより決定
される２ビット以上の各シフトインビットを、それぞれ
対応する前記データ用シフトレジスタにパラレルにシフ
トインし、前記転送サイクルを所定回繰り返す度に、該
データ用シフトレジスタの内容をパラレルにアンロード
する手段と、 少なくとも１つの訂正ビット記憶装置に対応させた並列
入力並列出力の訂正ビット用シフトレジスタと 前記デジタルデータ転送サイクルごとに、前記デジタル
データワードに関係付けをした少なくとも１つのエラー
訂正ビットを生成し、得られた少なくとも１つのエラー
訂正ビットを前記訂正ビット用シフトレジスタにパラレ
ルにシフトインし、前記転送サイクルを所定回繰り返す
度に、該訂正ビット用シフトレジスタの内容をパラレル
にアンロードする手段と、 検索要求に応答して、復元されるデータワードに関連す
るデータを前記データ記憶装置から検索し、前記各デー
タ用シフトレジスタにパラレルにロードするとともに、
該検索された関連するデータに関係付けをしてある１つ
以上のエラー訂正ビットを前記訂正ビット記憶装置から
検索し、前記訂正ビット用シフトレジスタにパラレルに
ロードする手段と、 前記データがロードされた前記データ用シフトレジスタ
からそれぞれ前記シフトインビットのビット数に等しい
シフトアウトビットをパラレルにシフトアウトするとと
もに、前記１つ以上のエラー訂正ビットがロードされた
訂正ビット用シフトレジスタから１つ以上のエラー訂正
ビットをパラレルにシフトアウトし、シフトアウトされ
た各シフトアウトビットからデータワードを組み立てる
とともに、得られたデータワードに対してエラー訂正が
必要な場合にエラー訂正を行なってから、前記パラレル
データバス上に転送する手段と、 機械的に駆動される記憶媒体を有する複数のデータ記憶
装置であって、該複数のデータ記憶装置が互いに独立に
駆動され、前記データ用シフトレジスタからパラレルに
アンロードされた内容をストアする複数のデータ記憶装
置と、 該複数のデータ記憶装置と独立に機械的に駆動される少
なくとも１つの訂正ビット記憶装置であって、前記訂正
ビット用シフトレジスタからパラレルにアンロードされ
た内容をストアする少なくとも１つの訂正ビット記憶装
置とを備えたことを特徴とするデジタルデータワード記
憶システム。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US73235385A | 1985-05-08 | 1985-05-08 | |
| US732353 | 1985-05-08 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61105782A Division JP2674985B2 (ja) | 1985-05-08 | 1986-05-08 | データ読み出し制御方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH0854989A JPH0854989A (ja) | 1996-02-27 |
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Family Applications (2)
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|---|---|---|---|
| JP61105782A Expired - Lifetime JP2674985B2 (ja) | 1985-05-08 | 1986-05-08 | データ読み出し制御方法 |
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Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| CA2322006A1 (en) | 1998-02-27 | 1999-09-02 | Optware Corporation | Apparatus and method for recording optical information, apparatus and method for reproducing optical information, apparatus for recording/reproducing optical information, and optical information recording medium |
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-
1986
- 1986-05-06 CA CA000508467A patent/CA1263194A/en not_active Expired
- 1986-05-08 AT AT86303486T patent/ATE88032T1/de not_active IP Right Cessation
- 1986-05-08 JP JP61105782A patent/JP2674985B2/ja not_active Expired - Lifetime
- 1986-05-08 DE DE8686303486T patent/DE3688211T2/de not_active Expired - Lifetime
- 1986-05-08 EP EP86303486A patent/EP0201330B1/en not_active Expired - Lifetime
-
1995
- 1995-07-24 JP JP7187584A patent/JP3010008B2/ja not_active Expired - Lifetime
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