JPH05502316A - データ記憶サブシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 データ記憶サブシステム ［技術分野］ 本発明は、データ記憶サブシステムの分野に関し、具体的には、高性能サブシス テム・アーキテクチャに関する。

［背景技術］ データ処理システム内で使用されるデータ記憶サブシステムは、通常、顧客デー タを保持する１つまたは複数の記憶装置に接続された装置制御装置を備える。こ れらの記憶装置は、通常、ディスク駆動装置などの直接アクセス記憶装置である 。

近年になって、このような記憶サブシステムはますます精巧になり、多くの異な るサブシステム・アーキテクチャが提案されてきた。

米国特許第４８２５４０６号明細書（Ｄｉｇｉｔａｌ　ＥｑｕｉｐｍｅｎｔＣｏ ｒｐｏｒａｔ　ｉ　ｏｎに譲渡）には、接続されるディスク駆動装置と装置制御 装置との間の直列通信を使用する二次記憶機構が記載されている。その直列リン クは、単方向ビット直列チャネルである４本の線からなる。１本の線が、駆動装 置に書込みデータとコマンド・データを搬送し、もう１本の線が、駆動装置から 制御装置に読取りデータと応答データを搬送する。

残りの２本の線は、伝送の調整と同期化に使用される信号を搬送する。装置制御 装置は、ホスト・プロセッサと通信し、ホスト・プロセッサにバスを介して接続 される。

［発明の開示］ 本発明は、ホスト・アダプタ、制御装置、複数の直接アクセス記憶装置、アダプ タを制御装置に接続する専用直列リンク、および制御装置をそれぞれの装置に接 続する複数の専用リンクを備え、直列リンクが、全二重モードで動作するように 構成されたインバウンド接続とアウトバウンド接続の対からなる、データ記憶サ ブシステムを提供する。

制御装置と装置との間の専用リンクも、全二重モードで動作するように構成され たインバウンド接続とアウトバウンド接続の対からなる直列リンクであることが 好ましい。

さらにデータとコマンドがパケットの形で直列リンクを介して転送され、直列リ ンクのインバウンド接続とアウトバウンド接続がそれぞれ前記パケットの多重化 を行えるように構成されていることが好ましい。

さらに、制御装置が相対的に大きなデータ・バッファを有し、装置が相対的に小 さなデータ・バッファを有することが好ましい。データ記憶サブシステムのアー キテクチャを設計する際には、装置内で制限付きの緩衝記憶を行えるようにする と、コストの点で有利である。

制御装置のデータ・バッファを装置間で共用して、装！からホストへ転送される 読取りデータと、ホストから装置へ転送される書込みデータを受け取ることが好 ましい。したがって、制御装置内には、ホストと装置との間のすべてのデータ転 送に使用されるバッファ区域が１つある。

また、制御装置は、それ自体と装置との間でのデータ転送を、多重セクタ装置側 指令によって開始するように配置することが好ましい。多重セクタ副指令を使用 すると、制御装置がセクタ毎に装置に指令する必要がなくなるので、性能上有利 である。すなわち、制御装置は、より自由に他のタスクを実行できるようになる 。

アダプタに複数の直接メモリ・アクセス（ＤＭＡ）チャネルを組み込んで、アダ プタと制御装置との間の専用直列リンクとホストとの間でデータを転送すること が好ましい。さらに、制御装置に複数のＤＭＡチャネルを制御する直接メモリ・ アクセス（ＤＭＡ）制御装置を組み込んで、アダプタと制御装置バッファとの間 または装置と制御装置バッファとの間でデータを転送することが好ましい。ＤＭ ＡチャネルとＤＭＡ制御装置を設けると、ホスト・メモリとの開でのデータ転送 が、中央演算処理装置を使用せずに行えるようになる。

本発明の好ましい実施例を、添付図面を参照して例として記述する。本発明を実 施するためには、以下の記述に含まれる特徴のすべてが必要というわけではない ことに留意されたい。

［図面の簡単な説明］ 第１図は、本発明によるデータ記憶サブシステムの主要な機能ユニットのブロッ ク図である。

第２図は、第１図のアダプタの主要構成要素を示すブロック図である。

第３図は、第２図のアダプタ・リンク・チップの構造を示す図である。

第４図は、第１図の制御装置の主要構成要素を示すブロック図である。

第５図は、第４図の制御装置リンク・チップの構造を示すブロック図である。

第６図は、制御装置マイクロプロセッサ内で定義されるタスク間の通信を示すブ ロック図である。

第７図は、インバウンド直列リンクとアウトバウンド直列リンクを示すブロック 図である。

［発明の詳細な説明］ データ処理システムへの接続に適し、ホスト・システムが高速にアクセスできる 大容量の記憶域を提供する、データ記憶サブシステムについて記述する。第１図 に示したこのサブシステムの主な機能ユニットは、（１）ホスト・アダプタ、（ ２）装置制御装置および（３）直接アクセス記憶装置（ＤＡＳＤ）である。これ らの機能ユニットは、二地点間全二重直列リンクによって相互接続される。第１ 図は、このサブシステムの基本構成を示す図であるが、同図では、１個のアダプ タ１０が、専用直列リンク１５を介して１台の制御装置２０に接続され、制御装 置２ｏは、４本の直列リンク２５〜２８によって４台のＤＡＳＤ　３０に接続さ れている。以下の記述の大半は、この基本構成に関するものである。ただし、こ のサブシステムのアーキテクチャ（以下で詳細に述べる）は、各アダプタを最高 ４台の制御装置に接続でき、各制御装置を最高４台の装置に接続できるように設 計されている。さらに、１台の制御装置を最高２個のアダプタに接続することが できる。このサブシステムの好ましい実施例では、ホスト・アダプタは、ホスト ・システム内に格納され、直列リンクを介してハウジング（たとえばラックに装 着した引出しまたは自立型ユニット）に接続される。このハウジングは、１台の 制御装置と４台のＤＡＳＤを備え、付随の′ｌｌ！源と冷却システム（図示せず ）を有する。

まず、アダプタ、制御ＫＷおよびＤＡＳＩ）の主な機能について平焼に述べる。

１、アダプタ アダプタは、本質的には、直列リンクを介してホスト・システムを制御装置に接 続する汎用マルチプレクサである。アダプタは、よりＭのマイクロ・チャネル・ アーキテクチャ（マイクロ・チャネルは、インターナショナル・ビジネス・マシ ーンズ・コーポレイションの登録商標）など様々な既存インターフェースを介し てホスト・システムに接続するよう設計することができる。

アダプタの主要機能は次の通りである。

１）アダプタは、５Ｃ８Ｉ　（小型、コンピュータ・システム・インターフェー ス）コマンドをシステム・メモリから直接メモリ・アクセス（ＤＭＡ）によって 取り出し、直列リンクを介してこれらのコマンドを制御装置に転送する。

２）アダプタは、ＤＭＡチャネルのプールを管理し、要求に応じて読取りデータ または書込みデータの転送のためにこれらのチャネルを制御装置に割り振る。

３）アダプタは、ＤＭＡによってホスト・メモリから書込みデータのパケットを 取り已し、直列リンクを介してこれらを制御装置に伝送する。

４）アダプタは、直列リンクから読取りデータのパケットを受け取り、ＤＭＡに よってこれらをシステム・メモリに記憶する。

５）アダプタは、各コマンドの終了状況を組み立て、システムに提示する。一時 に最高４台の装置に関して良好な状況を提示することができる。

６）アダプタは、前のＳＣ３Ｉコマンドを打ち切る手段を提供する。

２、制御装置 制御装置は、接続されるＤＡＳＤ用のＳＣ８エコマント・セット（その要素のう ちで本明細書に関連するものは、別途定義する）を実施する。主要機能は次の通 りである。

１）制御装置は、各ＤＡＳＤ用のコマンド待ち行列を維持管理する。

２）制御装置は、ホスト・システムから書込みデータを事前取出１．シ、読取り データを訂正し、ＤＡＳＤから読取りデータを事前取出しするためのデータ・バ ッファ（ＤＡ、３０間で共用される）を有する。

３）制御装置は、５Ｃ３Ｉ状況を生成する。

３、ＤＡＳＤ ＤＡ、ＳＤの主要機能は、次の通りである。

１）ＤＡＳＩ）は、指定されたシリンダおよびヘッドまでシークする。

２）ＤＡＳＤは、制御装置が供給する開始論理ブロック・アト１ノス（ＬＢＡ） を探索し、その後、必要に応じて次トラックまでシークしながら、指定された数 のブロックを読み取りまたは書き込む。欠陥ブロックが発見された場合、Ｄ　Ａ 　Ｓ　Ｄは、それらを自動的にスキップする。

３）ＤＡ、ＳＤは、各ブロックに付加されるＦＣＣバイトを生成し、検査する。

ＤＡＳＤ内にＦＣＣハードウェアが含まれ、制御装置が、異なるＥＣＣアルゴリ ズムを有する可能性もある、ある範囲のＤＡＳＤを・サポートできるようになっ ている。

ＤＡＳＤがデータ・エラーを検出した場合、制御装置が、ＤＡＳＤに、エラーの パターンと変位を供給するよう要求する。その後、制御装置は、そのバッファ内 のデータを訂正し、アダプタへの転送を再開する。

４）ＤＡ、ＳＤは、読取りデータと書込みデータ兼用の記録チャネルを有する。

書込みデータは、符号化され直列化された後にヘッドに供給される。ヘッドから の読取り信号は、検出され非直列化され復号される。

直列リンク 直列リンクは、このサブシステムの２つのノードの間、すなわち、アダプタと制 御装置の間ならびに制御装置とＤＡＳＤの間の、二地点間通信を提供する。

データ転送の単位は、パケットである。パケットのフォーマットは、下に示すよ うに、制御フィールド（ＣＯＮＴＲ，ＯＬ）　、アドレス・フィールド（ＡＤＤ ＲＥＳＳ）　、可変長データ・フィールド（ＤＡＴＡ）およびＣＲＣフィールド （ＣＲＣ）を含む。

ニー　７　７−−−−下−−下−７フーーコＩＦＬＡＧＩ　Ｃ０ＮＴＲ０Ｌ　Ｉ 　ＡＤＤＲＥＳＳ　ＩＤＡＴＡ、ｌ　ＣＲＣＩＣＲＣＩＦＬＡＧｌ−一一二−１ ，１−一二一一工一一二一一」パケットを直列リンク上で多重化して、異なるＤ ＡＳＤに関する複数のコマンドを同時に実行することができる。

全二重データ伝送では、読取りデータと書込みデータの同時転送がサポートされ る。実際には、各直列リンクは、２つの反対方向でのデータ転送を提供する２本 のリンクをそれぞれ備える。これを第７図に示す。第７図によれば、各ノードは 、入力データおよびメツセージを受信するインバウンド・リンクと、データおよ びメツセージを送信するアウトバウンド・リンクを有する。

このリンクは、簡単なプロトコルを有する。各ノードは、そのインバウンド・リ ンク上の遠隔ノードから受け取る歩調合せ応答と背定応答に従って、そのアウト バウンド・リンク上でパケットを送信することができる。。

直列リンク上のパケットは、下記の２種類に分類できる。

メツセージ・パケットは、ノード内のソフトウェア・プロセスから発し、宛先ノ ード内のプロセスを宛先とする（プロセスの説明は、以下の制御装置の動作に関 する節とアダプタの動作に関する節にある）。メツセージ・パケットは、通常は 、コマンドと状況に使用される（メツセージ・パケット内で送られる異なる種類 のメツセージについては、以下で詳細に説明する）。

データ・パケットは、１つのノード内のＤＭＡチャネルから発し、宛先ノード内 のＤＭＡチャネルを宛先とする。データ・パケットは、通常は、読取りデータま たは書込みデータを含む。

各パケットは、パケットのソースまたは宛先あるいはその両方を示すアドレス・ フィールドを含む。直列リンクの動作の詳細については、係属中の英国特許出願 第９０２６３３８゜５号および第９０２６３３６．９号を参照されたい。

メツセージ メツセージとは、宛先ノード内のプロセスを宛先とする直列リンク上のパケット である。そのパケットの第１データ・バイト（すなわち、そのパケットのデータ ・フィールドの第１バイト）が、メツセージを識別する。後続バイトは、パラメ ータである。

はとんどのメツセージは、パラメータとしてＴＡＧ　（タグ）を有する。これに よって、メツセージを、アダプタから送られる対応するコマンドに関連付けるこ とができる。

アダプタから制御装置へのメツセージ ＩＭＥＳＳＡＧＥＣＯＤＥ１ＴＡＧ１１ＳＣ３ＩＥＸＴＩＤＡＳＤＡＤＤＲＥＳ Ｓ１ヒー−一一一一工−−エーニーーーー工−−−＝−−＠ｌ　ＤＭＡ　ＡＤＤ ＲＥＳＳ　（ホスト・メモリ内）　１トーー−−−−−−−−−−−−−−−− −−−−−＠ｌ　ＣＯＭＭＡＮＤ　ＤＥＳＣＲＩＰＴＯＲＢＬＯＣＫ　ＩＪ これは、ＳＣ３Ｉコマンド記述子ブロックを制御装置の待ち行列に転送するメツ セージである。

ＤＡＳＤ　ＡＤＤＲＥＳＳ　（Ｄ　Ａ　Ｓ　Ｄアドレス）は、コマンドを実行す る予定の目標記憶装置を識別する。

５ＣＳＩ　ＥＸＴは、ＡＮＳ　Ｉ仕様’Ｓｍａｌｌ　Ｃｏｍｐｕｔｅｒ　Ｓｙｓ ｔｅｍｓＩｎｔｅｒｆａｃｅ／２’　：　Ｘ３Ｔ９．２／８６−１０９に記載さ れた５Ｃ３Ｉコマンド・セットによって供給される機能を超える拡張または変更 を提供する。メツセージのこの部分をセットすると、ＤＡＳＤへの分割書込み、 または制御装置リンクへのアダプタ上での分割読取りが使用可能になる。

ＤＭＡ　ＡＤＤＲＥＳＳ　（ＤＭＡアドレス）は、ＳＣ３Ｉコマンド用のデータ 域の、システム・メモリ内の開始アドレスである。

ＣＯＭＭＡＮＤ　ＤＥＳＣＲＩＰＴＯＲＢＬＯＣＫ　（ＣＤＢ）　（コマンド記 述子ブロック）は、５Ｃ３Ｉコマンド用のコマンド記述子ブロックである。ＣＤ Ｂは、ＳＣＳ　Ｉコマンド・セットのコマンドのうちの１つを含む。

ＲＥＡＤＹ　ＦＯＲ−ＲＥＡＤ　（読取り実行可能）１ＭＥＳＳＡＧＥＣＯＤＥ １ＴＡＧＩＬＩＮＫＡＤＤＲＥＳＳｌこのメツセージは、アダプタによって、Ｄ ＡＴＡ　ＲＥＡＤＹ　（データ実行可能）メツセージに応答して制御装置に送ら れる。

ＴＡＧは、特定のＲＥＡＤＹ　ＦＯＲＲＥＡＤメツセージに関連するコマンドを 識別する。ＬＩＮＫ　ＡＤＤＲＥＳＳ　（リンク・アドレス）は、この読取り動 作のためにアダプタ内で割り振られたＤＭＡチャネルを識別する。

ＡＢＯＲＴ　（打切り） １ＭＥＳＳＡＧＥ　Ｃ０ＤＥ　１ＴＡＧ　１　１ＴＡＧ　２　ｌこのメツセージ は、ホストから取り出したＡＢＯＲＴ　５ＣＳＩ　（ＳＣ３Ｉ打切り）動作を実 行している時に、アダプタが生成する。ＴＡＧ　１は、ＡＢＯＲＴ　５Ｃ３Ｉコ マンド動作を含むメールボックスを識別し、ＴＡＧ　２は、打ち切るべきコマン ドを識別する。メールボックスの詳細については、後述する。このメツセージは 、制御装置に、コマンドが実行中である場合にはその実行を終了させ、実行がま だ始まっていない場合には制御装置の待ち行列からそのコマンドを取り除かせる 。

ＲＥＳＥＴ　（！ノセット） ＩＭＥＳＳＡＧＥ　Ｃ０ＤＥ　（ＴＡＧ　ＩＴＹＰＥ　１ＤＡＳＤ　ＡＤＤＲ， ＥＳＳ　１このメツセージは、制御装置内またはＤＡＳＤ内の選択された資源を リセットするために、アダプタから制御装置に送られる。

制御装置からアダプタへのメツセージ ＲＥＡＤＹ、、−ＦＯＲ−ＷＲＩＴＥ　（書込ミ実行可能）１ＭＥＳＳＡＧＥＣ ＯＤＥ１ＴＡＧ１ＬＩＮＫＡＤＤＲＥＳＳ１１ＤＭＡ　５ＴＡＲＴ　ＡＤＤＲＥ ＳＳ　（ホスト・メモリ内）１１ＤＭＡ　ＬＥＮＧＴ！−１（バイト）　１これ は、アダプタに、ホストのＤＭＡ　５ＴＡＲＴ　ＡＤＤＲＥＳＳ　＜　Ｄ　Ｍ　 Ａ開始アドレス）からＤＭＡ　ＬＥＮＧＴｌｌ（Ｄ　Ｍ　Ａ長）だけデータを転 送するよう指令するメツセージである。ＬＩＮＫ　ＡＤＤＲＥＳＳは、データ・ パケットの宛先である、制御装置内のＤＭＡチャネルを識別する。ＴＡＧは、デ ータに関連するコマンドを識別する。

ＤＡＴＡ−ＲＥＡＤＹ　（データ実行可能）ｒ−一一一一一一下一一下一一一− −−−−コｌ　ＭＥＳＳＡＧＥ　Ｃ０ＤＥ　Ｉ　ＴＡＧ　ｌ　１）−−−−−− −−二−−±−−−−−−−−＠ｌＤＭＡ　５ＴＡＲＴ　ＡＤＤＲＥＳＳ　（ホ スト・メモリ内）１１　ＤＡＴＡ　ＬＥＮＧＴＨＩ Ｌ　Ｊ 、これは、アダプタがまだ、二のＴＡＧ＋二ＤＭＡチャネルを割り振っていない 場合にはアダプタにそれを行うよう指令し、指定されたＤＭＡ、　５ＴＡＲＴ　 ＡＤＤＲＥＳＳから始まって指定されたＤＭＡＬＥＮＧＴＨだけホスト・メモリ への転送を準備するよう指令するメツセージである。アダプタは、ＲＥＡＤＹ− ＦＯＲＲ，ＥＡＤメツセージで応答して、どのＤＭＡチャネルがデータ・パケッ トの宛先となるのかを制御装置に知らせる。

５ＴＡＴＵＳ　（状況） ＩＭＥＳＳＡＧＥ　Ｃ０ＤＥ　Ｉ　ＴＡＧ　Ｉ　５ＴＡＴＵＳ　１これは、ＴＡ Ｇによって識別されるコマンドが完了した時に生成される５Ｃ３Ｉ状況を伝える メツセージである。

次に制御装置とアダプタの主な構成要素について述べる。

アダプタ ハードウェア アダプタ・ハードウェアの主な構成要素を第２図に示す。

アダプタの核になるのは、マイクロプロセッサ・チップ（ＭＰＣ）、１１０であ り、これは、接続される制御装置とホスト・システムの間でのメツセージおよび データの転送を制御する高性能制御装！を含む。また、２つの同一のアダプタ・ リンク・チップ（ＡＬＣ）１２０があり、それぞれが、マイクロチャネル、２本 の直列リンクおよび１６本のＤＭＡチャネル（図示せず）へのインターフェース を提供する。各直列リンクは、制御装置へまたはそこから伝送中のコマンド、デ ータおよび状況用の４個の１２８バイト・パケット・バッファを有する。ＭＰＣ とＡＬＣの間のインターフェースは、入出力バス１１５である。

アダプタ・リンク・チップ　（Ａ　Ｌ　Ｃ）Ａ　Ｌ　Ｃの主な構成要素を第３図 に示す。

データＲＡＭ データＲＡＭ１２１は、下記の区域を含む。

１）８個の１２８バイト・パケット・バッファ（４個は各直列リンク用、２個は アウトバウンド用、２個はインバウンド用） ２）１６個の８バイトＤＭＡレジスタ：　各ＤＭＡチャネル毎に１個のＤ　Ｍ　 Ａ　Ｉ／アダプタ設けられる。これらのレジスタは、ＤＭＡデータ転送の際に使 用する。

３）アウトバウンド直列リンク・メツセージ用の３２バイト・メツセージ・バッ ファ：　このバッファは、高性能マイクロプロセッサが、制御装置宛のＲＥＡＤ Ｙ−ＦＯＲ−ＲＥＡＤメツセージを作成するのに使用する。適当なハードウェア を設定することによって、その後、このバッファを制御装置に送ることができる 。

４）ホスト・インターフェース・１ノジスタ：　メールボックスをアダプタに渡 す処理には、３つの内部１／ジスタが関係する。メールボックスおよびアダプタ の動作の詳細は、後述する。

メールボックス・ポインタ・レジスタニ　システムが読み書きすることのできる ４バイト・レジスタ。これは、連鎖内の最初のメールボックスを指すように、シ ステムによって初期設定される。現タグ・レジスタが最終タグ・レジスタに等し い時、または、アダプタをリセリトンた直後には、システムは、このレジスタを 読み取ることだけを許される。

現タグ・レジスタ：　これは、システムが読み書きすることのできる１バイト・ レジスタである。これを用いると、システムがアダプタの進行状況を見られるよ うになる。このレジスタは、アダプタのリセットによってクリアされ、ホストが 最終タグ・レジスタを書き込んだ直後にもクリアされる。

アダプタは、メールボックスの処理を完了した後に、各メールボックスのタグを 現タグ・レジスタに記憶する。

最終タグ・レジスタ：　システムが読み書きすることのできる１バイト・レジス タ。このレジスタは、システムが幾つかのメールボックスを待ち行列に追加する 時に、システムによって書き込まれる。このレジスタは、最後のメールボックス に含まれるタグを示す。これによって、アダプタはリストの末尾に達した時を知 る。このレジスタに書込みが行われる時は、アダプタに対する割込みが発生する 。

５）ホストからすべてのメールボックスを取り呂すための３２バイトのＤＭＡパ ケット・バッファ：　制御装置向けの５ＣＳＩ　ＣＯＭＭＡＮＤ、　ＡＢＯＲＴ およびＲＥＳＥＴメツセージは、ＤＭＡバッファから直接に送られる（ＲＥＡＤ Ｙ　ＦＯＲ−ＲＥＡＤメツセージは、メツセージ・バッファ内で作成され、アウ トバウンド・リンクを介して制御装置に送られる）。ＤＭＡバッファは、ＤＭＡ 制御下でホスト・メモリを読み書きするのに使用できる。

データＲＡＭは、直列リンク、マイクロプロセッサまたはリンク間転送、および 高性能マイクロプロセッサの間で時間多重化される。

状況ＲＡＭ 各パケット・バッファは、それぞれパケット状況レジスタ（ＰＳＲ）を必要とす る。これらのレジスタは、状況ＲＡＭ１２２内に保持され、１６ビツト幅である 。パケット・バッファおよび関連するパケット状況レジスタを、第７図に示す。

各レジスタは、下記の２つのフィールドを含む。

ＤＥＳＴＩＮＡＴＩＯＮ　（宛先）　−アウトバウンド・データ・パケットの場 合、このフィールドは、対応するパケット・バッファの内容がそのリンクによっ て伝送される時に出力パケットのアドレス・フィールドに複写される値を含む。

この値は、送信に備えてパケットをパケット・バッファから取り出す時に、ハー ドウェアによって自動的にロードすることができる。インバウンド・パケットの 場合、このフィールドは、入力パケットのアドレス・フィールドから抽出された アドレスを含む。

この値は、インバウンド・リンクのＦＳＭ（有限状態機械）によってＰＳＲに書 き込まれ、その値は、このパケットの後続の経路指定を決定するのに使用される 。

ＢＹＴＥ　Ｃ０ＵＮＴ　（バイト・カウント）　−アウトバウンド・パケットの 場合、このフィールドは、対応するパケット・バッファ内に置かれているバイト 数を示す値を含む。リンクがパケットを送出する時、この値を、データ・バイト を１バイト送るごとに減分されるバイト・カウンタ　（リンク・ハードウェアの 一部）に複写しなければならない。ＰＳＲ内の値は、伝送中のエラーが原因でそ のパケットを再送信しなければならない場合に備えて保存される。インバウンド ・パケットの場合、このフィールドは、入力パケット内で受け取ったデータ・バ イトの数を示す値を含む。

マイクロチャネル・インターフェース マイクロチャネルは、ホスト・メモリとインターフェースし、上記に定義したデ ータ、ＲＡＭホスト・インターフェース・レジスタを使用する。

ＤＭＡチャネル 各ＡＬＣには、０〜１５の番号を付した１６本のＤＭＡチャネル（図示せず）が ある。これらのチャネルは、ホスト・メモリとＤＭＡパケット・バッファの間で のデータのＤＭＡ転送に使用される。

制御装置 ハードウェア 第４図に、制御装置の主な機能構成要素を示す。制御装置の核になるのは、ＭＰ Ｃチップ２１０であり、これは高性能制御装置（ＲＰＣ）と、データ・バッファ ２２０との間でのデータの転送を制御するＤＭＡ制御装置とを含む。

ＤＭＡバス２２５は、ＤＭＡ制御装置を２つの制御装置リンク・チップ２３０に 接続する。

データ・バッファ２２０：　アダプタとＤＡＳＤの間のすべてのデータは、この データ・バッファを通過する。また、このバッファは、システムから要求される 場合に備えて、先読みデータを記憶するのにも使用される（以下の「先読み」に 関する節を参照されたい）。リンク・パケット・バッファとデータ・バッファの 間でデータを転送するため、１６本のＤＭＡチャネル（Ｏ〜１−５の番号を付す ）が設けられている。

装置（ＤＡ）リンク毎に２本のチャネルがあり、ＳＡ、（直列アダプタ）リンク 毎に４本のチャネルがある。

データ・バッファは、ＤＲＡＭモジュールのアレイからなる。このバッファ内の データは、データ保全性を確保するため、ＦＣＣと共に記憶される。データ・バ ッファは、ＤＡＳＤ毎に７個の３２にバイト・セグメントで割り振られる。１台 のＤＡＳＤ上で複数のタスクが実行される場合は、タスク毎に異なるセグメント が割り振られる。

高性能制御装置は、制御装置リンク・チップ内で実施される一連の外部レジスタ を介して、制御装置へのインターフェースを制御する。入出力バス２２６は、マ イクロプロセッサが、これらのレジスタにアクセスするのに使用する。

スタティックＲＡＭ２４０は、プログラムの実行に使用される。

ＥＰＲＯＭ２５０は、高性能制御装置の動作の際に使用されるマイクロコードを 記憶する。マイクロニードの構造と動作については、以下で詳細に説明する。

制御装置リンク・チップ　（ＣＬＣ） ＣＬＣ内に含まれる主な機能区域を、第５図に示す。これらは、以下の通りであ る。

１）２つのＤＡＳＤ直列インターフ：−ス（ＤＡＯおよびＤＡｌ） ２）１つのアダプタ直列インターフェース（Ｓ　Ａ　）３）リンク・パケット・ バッファ２４０および関連するパケット状況１／ジスタ２４２ パケット・バッファは、入力データと出力データを保持するのに使用される。連 続的リンク転送を行うため、Ａ／Ｂバッファ実施態様を使用する。これによって 、リンクがバッファＡを使用ｌ、ている間にＤ　Ｍ　Ａ論理回路がバッファＢを 満たす（または空にする）ことができ、その逆も行えるようになる。このリンク が全二重であるということは、インバウンド・リンクとアウトバウンド・リンク の両方が、それぞれのパケット・バッファの組を必要とすることを意味する。制 御装置リンク・チップは、３つの直列インターフェースを含むので、これは、直 列リンクのサービスに、全体で１２個のパケット・バッファが必要であることを 意味する。マイクロコードがその中で出力メツセージを作成することのできる、 追加のパケット・バッファも実施される　（リンク毎に１個）、これを用いると 、高性能マイクロプロセッサが、Ａ／Ｂバケット・バッファの一方をＤＭＡ転送 のサービスから引き上げずに、したがって、進行中のデータ転送に悪影響を及ぼ さずに、メツセージを作成できるようになる。

ＣＬＣ内の３つのリンクはそれぞれ、アウトバウンド、インバウンドまたはメツ セージとして分類される５個のパケット・バッファを備える。

アウトバウンド：　各リンクは、ＤＭＡハードウェアのサービスを受ける２個の Ａ／ＢアウＩ・バウンド・パケット・バッファを備える。これらのバッファは、 データ・バッファから得られ、ＤＡＳＤ　（ＤＡリンク）またはアダプタ　（Ｓ Ａリンク）に送られるデータで満たされる。

インバウンド：　各リンクはまた、２個のＡ／Ｂインバウンド・パケット・バッ ファを儒える。（アダプタまたはＤＡＳＤからの）入力パケットが、これらのバ ッファに記憶され、入力パケットのアドレス・フィールドの内容に応じて、ＤＭ Ａハードウェアまたはスピニカのサービスを受ける。

メツセージ：　各リンク・インターフェースはまた、メツセージ・パケット・バ ッファを備える。これは、マイクロプロセッサが、アダプタまたはＤＡＳＤに送 るアウトバウンド・メツセージを作成するのに使用する。

４）ＤＭＡインターフェース論理回路：　これは、ＤＭＡ制御装置の監視下で、 パケット・バッファから制御装置データ・バッファにデータを転送する回路であ る。

ＤＭＡ動作 データは、アダプタと制御装置バッファの間、および装置と制御装置バッファの 間で、ＤＭＡによって転送される。制御装置のマイクロプロセッサは、制御装置 リンク・チップと共用データ・バッファの間の転送を調整するＤＭＡ制御装置を 含む。

制御装置リンク・チップには、ＣＬＣ内のパケット・バッファと制御装置データ ・バッファの間でデータを転送するためのＤＭＡインターフェースが組み込まれ ている。ＤＭＡインターフェースは、マイクロプロセッサ・チップ内に含まれる ＤＭＡ制御装置によって監視される。マイクロプロセッサ・チップは、ＤＭＡ要 求間のアービＩ・レーションを行う論理回路を含む。

ＤＭＡ転送の前にアービトレーション段階があり、この間にＣＬＣチップは、サ ービスを必要とするＤＭＡチャネルに対する要求を示す信号を発生することがで きる。ＤＭＡ制御装置は、これらの要求のうちの１つに許可を発行し、その後に ＣＬＣは転送を開始できる。各制御装置リンク・チップは、８本のＤＭＡチャネ ルを使用して、データ転送をサービスすることができる。これらのＤＭＡチャネ ルは、下記のように割り当てられる。

チャネル０．１　：ＤＡリンク第Ｏ番（第５図のＤＡＯ）チャネル２．３　：Ｄ Ａプリンク１番（第５図のＤＡＩ）チャネル４ないし７：アダプタ・リンク（第 ５図の５Ａ）（第２のＣＬ　Ｃは、上記と同じ順序でチャネル８〜１５を使用す る。、） この配置を用いると、最高２本のＤＭＡチャネルが各ＤＡＳＤにサービスできる ようになり、アダプタ・リンクは、最高４本のＤＭＡチャネルのサービスを受け られるようになる。

これらのチャネルを同時に使用して、直列リンクのパケット多重化機能を活用す ることができる。装置リンクは、アダプタ・リンクより高い優先順位を与えられ る。ＤＭＡバスを用いると、最高４０　Ｍ　Ｂ　／　ｓのデータ転送速度が可能 になる。

パケット・バッファからデータ・バッファへの３２バイト（ＤＡ）転送には、約 １．２マイクロ秒を要する。１２８バイト（ＳＡ）転送には、３．６マイクロ秒 を要する。

アービトレーション中に、各ＣＬＣが、下記のようにＤＭＡバス上に要求を出す 。

記憶（バッファへの書込み）：　インバウンド・リンク・パケットのアドレス・ フィールドが、そのデータがＤＭＡチャネル宛であることを示す場合、そのパケ ットの受信時にＤＭＡ要求が出される。

取出しくバッファからの読取り）：　あるＤＭＡチャネルに関連するリンク・パ ケット・バッファの一方または両方が空である場合、そのＤＭＡチャネルに対す るＤＭＡ要求が出される。

ＤＭＡ記憶動作：　ＤＭＡ記憶動作は、インバウンド・パケット・バッファを空 にするのに使用される。

ＤＭＡ取出し動作：　ＤＭＡ取出し動作は、アウトバウンド・パケット・バッフ ァを満たすのに使用される。それぞれの転送は、通常は１個のパケット・バッフ ァ全体に対するものである。

コマンド記述子待ち行列 ＣＤＢ　（さらニＡＢＯＲＴオヨびＲＥＳＥＴ　ヲ含ム）ハ、初メチツレを受け 取った時、ＳＡ　ＲＥＣＥＩＶＥ　ＭＥＳＳＡＧＥ　（Ｓ　Ａ受信メツセージ） プロセスの制御下で、コマンド記述子待ち行列項目（ＣＤＱＥ）に記憶される。

空き待ち行列：　最初は、すべてのＣＤＱＥが空きである。

空き待ち行列は、１つの要素が次の要素を指しており、これによってすべての空 きＣＤＱＥを発見できるようになっているという点でのみ待ち行列である。項目 の順序には意味がない。

新規コマンド待ち行列：　新規のコマンドが到着する時、ＳＡタスクが、そのコ マンドを空き待ち行列の先頭にあるＣＤＱＥに複写する。このＣＤＱＥは、空き 待ち行列から削除され、新規コマンド待ち行列に追加される。打切りメツセージ も、ＣＤＱＥに入れられ、新規コマンド待ち行列に追加される。

装置コマンド待ち行列：　装置毎に１つずつ合計４つの装置コマンド待ち行列が ある。各待ち行列は、それ自体のＣ：ＯＭＭＡＮＤ　（コマンド）プロセスによ ってサービスを受ける。

ＱＵＥＵＥ　ＭＡＮＡＧＥＲ（待ち行列マネジャ）プロセスは、新規コマンド待 ち行列のＣＤＱＥ内で新規コマンドを発見した時、それの宛先となっている装置 を見つけ、対応する装置コマンド待ち行列にこのＣＤＱＥを転送する。

メツセージ待ち行列：　コマンドの処理が完了した時、そのＣＤＱＥに、関連す るＣＯＭＭＡＮＤプロセスによって５Ｃ３Ｉ状況メツセージがロードされ、その ＣＤＱＥは、装置コマンド待ち行列から移される。メツセージ待ち行列は、した がって、ＳＡ　ＴＲＡＮＳＭＩＴ　ＭＥＳＳＡＧＥ　（Ｓ　Ａ送信メツセージ） プロセスに対する要求の待ち行列である。

同一の待ち行列が、異なるアダプタ・リンクを介して受信されるコマンドに使用 される。

待ち行列連係：　空き待ち行列、新規コマンド待ち行列およびメツセージ待ち行 列の先頭ポインタおよび末尾ポインタは、メツセージ制御ブロック（ＭＣＢ）内 のフィールドである。

装置コマンド待ち行列の先頭ポインタおよび末尾ポインタは、対応する装置制御 ブロック（ＤＣＢ）内にある。先頭ポインタは、待ち行列の第１要素のアドレス を保持する。末尾ポインタは、最終要素のアドレスを保持する。

各ＣＤＱＥは、「次」ポインタを含む。ＣＤＱＥは、複数の待ち行列のどれに含 まれてもよいが、１つのＣＤＱＥが同時に複数の待ち行列に含まれてはならない 。

次にアダプタおよび制御装置の動作について述べる。

アダプタ 動作 高速マイクロプロセッサ内で定義されたタスクが、アダプタの動作を制御する。

タスクは、割込みによって開始されるが、これは、ハードウェア事象からのもの でも、別のタスクからのソフトウェア割込みを介するものでもよい。ソフトウェ ア割込みとは、あるタスクが別のタスクに対して割込みをセットすることのでき る手段である。異なるタスク間の通信を第６図に示す。

タスク 状況：　状況タスクは、ホスト・システムに提示すべき状況を管理する責任を負 う。状況は、他のタスクのうちの１つからこのタスクに渡され、またこれをハー ドウェアに書き込むことによって直接に提示されることもある。

リンク二　制御装置への４本の直列リンクを処理するために、１つのリンク・タ スクがある。このタスクは、制御装置から受け取ったすべてのメツセージを解釈 し、適当な処置を取る責任を負う。

メールボックス：　このタスクは、ホスト・システムからのメールボックス・イ ンターフェースを管理する。このタスクは、システムから各メールボックスを受 け取る責任を負う。

そのメールボックスが５ＥＮＤ　５Ｃ５Ｉ　（Ｓ　ＣＳ　Ｉ送出）コマンドであ る場合、そのコマンドをリンク・タスクに渡して、適当な制御装置に送る。

（他にも定義されているタスクがあるが、この説明に直接には関係ないので説明 しない） ホスト・プロセッサから指令を受けた時、アダプタは、ホスト・メモリからコマ ンドを取り出し、実行のためこれらを即座に適当な制御装置に転送する。コマン ドを取り出すための機構は、ホスト・システムのアーキテクチャに依存し、それ に応じて変わる。本明細書では、下記の機構をマイクロチャネル上で使用する。

ホスト・システムは、ホスト・メモリ内で作成されるメールボックスを使ってサ ブシステムの動作を開始させる。各メールボックスは、特定のコマンドを識別す る一義的タグを含んでいる。たとえば、ホストがある動作をサブシステム内で開 始しよ・うと望む時、ホストは、次に使用可能なメールボックス内でその動作を 作成し、最終タグ・レジスタに書き込む。

最終タグ・１／ジスタに書き込むと、アダプタ・マイクロプロセッサ内のメール ボックス・タスクに割込みがかかる。メールボックス・タスクは、ホスト・メモ リからアダプタ・リンク・チップのうちの指定された１つ（マスク・チップ）の ３２バイトＤ　Ｍ、　ＡバッファにメールボックスをＤＭＡ転送するよう、アダ プタ・ハードウェアに指令する。ホストからのすべてのメツセージが、このマス ク・チップ向けとなる。

いったんＤＭＡバッファに入ると、メールボックス・タスクがそのメールボック スを復号して、そのメールボックスの内容によって定義される動作の種類を決定 巳、それが５ＥＮＤ−８Ｃ８Ｉコマンドであると判った場合は、そのメールボッ クスが、適当な制御装置に送るために５Ｃ５Ｉ　ＣＯＭＭＡＮＤメツセージに変 換される。ＳＣ３丁ＣＯＭＭＡＮＤメツセージは、メツセージ・パケットのデー タ・フィールド中で、３２バイトのＤＭＡバッファからリンク上を送られる。こ のパケットのアドレス・フィールドは、宛先のアドレスを含む。この場合は、宛 先は制御装置マイクロプロセッサである。コマンドが、マスク・チップのサービ スを受けていない制御装置を宛先とするものである場合は、そのコマンドは、他 のＡＬＣ内のＤＭＡバッファに複写され、直列リンク上を送られる。

ホストは、多くの異なる動作ならびに５ＥＮＤ−３Ｃ３Ｉコマンドを定義してい るが、それらの多くはアダプタによって実行され、制御装置に送る必要がない。

ただし、２つの動作すなわちＡＢＯＲ，’ｊＳＣ５Ｉ　ＣＯＭＭＡＮＤとＲＥＳ ＥＴは、ＡＢＯＲＴメツセージおよびＲＥＳＥＴメツセージの形で適当な制御装 置に渡される。これらのメツセージのフォーマットの詳細は、前述のアダプタ／ 制御装置メツセージのリストにある。

ボックス・タスクは、メールボックスを復号し、ＡＢＯＲＴメツセージまたはＲ ＥＳＥＴメッセ・−ジをＤＭＡバッファから適当な制御装置に送る。この場合も 、どの制御装置を宛先とするかに応じて、そのメツセージを第２のＡＬＣのＤＭ Ａバッファに複写する必要が生じることもある。

アダプタは、コマンドを発行する毎にタイマを起動する。

これは、ホスト・システムに多数のタイマという負担を負わせずに、コマンドの 脱落や制御装置の中断を検出するのに役立つ。アダプタ遊休タスクが、周期的に タイマを更新し、動作が時間切れになっていないか検査する。

制御装置 動作 制御装置の動作は、スピニカ・マイクコプロセッサに含まれるマイクロコード内 で定義されたタスクを使って行われる。

このプロセッサ内では、８つのタスクが定義されている。それには、下記のもの がある。

それぞれの装置とのインターフェースを管理する４つの装置（Ｄ　Ａ、　）タス ク。

アダプタおよびホストとのインターフェースを管理する１つのＳ　Ａタスク。

全体制御に関するタスクであるコマンド制御タスク。新規の５ＣＳＩコマンドは 、ＳＡタスクからこのタスクに渡される。このタスクは、これらのコマンドを待 ち行列に入れ、復号＋、、命令をＳＡタスクと適当な装置タスクに送る。ＳＡタ スクとＤＡタスクは、データ転送を実行する。

制御装置は上記のタスクを使用するが、Ｓ　Ａタスクとコマンド制御タスクは、 サブタスクの概念を介して拡張される。

制御装置は、独立のタスクまたは１タスク内のサブタスクとして実施される多数 のプロセスを有する。サブタスクは、サブタスク・スケジューラの制御下で実行 される。

第６図は、異なるプロセス間の通信を示すブロック図である。

制御ブロックは、この通信の際に、次のように使用される。

あるプロセスが、制御ブロックに情報を入れ、別のプロセスに通知する。後者の プロセスは、その制御ブロック内の情報にアクセスする。制御ブロックは、プロ セス間でパスされる。

制御装置のプロセス ＳＡ　ＲＥＣＥＩＶＥ　ＭＥＳＳＡＧＥ　（Ｓ　Ａ受信メツ（！　−シ）　（Ｓ ＡＲＸＭＳＧ）このプロセスは、アダプタから制御装置に送られるすべてのメツ セージ、すなわち、ＳＣ３ｊＣＯＭＭＡＮＤ、　ＡＢＯＲＴ、　Ｒ，ＥＳＥＴお よびＲ，ＥＡＤＹ−ＦＯＲ−ＲＥＡＤを処理する　（これらのメツセージのフォ ーマットは、本明細書の他所にある）。アダプタからのメツセージ・パケットは 、ＣＬＣのインバウンド・パケット・バッファで受信される。入力パケットのア ドレス・フィールドの内容によって、そのパケットがメツセージとして識別され 、高性能制御装置のサービスを受ける。そのメツセージが、新規のＣＯＭＭＡＮ Ｄ、　ＡＢＯＲＴまたはＲＥＳＥＴである場合には、５ＡＲＥＣＥＩＶＥ　ＭＥ ＳＳＡＧＥプロセスが、それをコマンド記述子待ち行列項目（ＣＤＱＥ）の空き 待ち行列の先頭に複写する。このＣＤＱＥは、その後ＱＵＥＵＥ　ＭＡＮＡＧＥ Ｒプロセスに待ち行列登録される。そのメツセージがＲＥＡＤＹ　ＦＯＲ，ＲＥ ＡＤである場合には、そのメツセージは、適当なＳＡ　Ｘ、ＦＥＲ（Ｓ　Ａ転送 ）プロセス（すなわち、読み取るべきデータを含む装置に関連するプロセス）に 渡される。

ＱＵＥＵＥ　ＭＡＮＡＧＥＲ（待ち行列マネジャ）このプロセスは、コマンド制 御タスクのサブタスクであり、ＳＡ　ＲＥＣＥＩＶＥ　ＭＥＳＳＡＧＥプロセス からの割込みを処理する。通常は、メツセージは５Ｃ５Ｉ　ＣＯＭＭＡＮＤメツ セージであるが、ＡＢＯＲＴまタハＲＥＳＥＴノコトモアル。ＳＡ　ＲＥＣＥＩ ＶＥ　ＭＥＳＳＡＧＥプロセスは、そのメツセージをＣＤＱＥに複写し、そのＣ ＤＱＥを空き待ち行列から「新規コマンド待ち行列」に移した後に、このプロセ スに通知しており、次いでこのプロセスは、「新規コマンド」待ち行列から装置 固有の待ち行列にコマンドを移し、適当なコマンド・プロセスに通知する。ＱＵ ＥＵＥ　ＭＡＮＡＧＥＲプロセスは、どのＣＯＭＭＡＮＤプロセスに通知すべき かを決定するために、メツセージの制限付きの処理を幾つか実行する。

ＣＯＭＭＡＮＤ　（コマンド） コマンド・プロセス（コマンド制御タスクの４つのサブタスクのうちの１つ）は 、装置コマンド待ち行列上のＳＣ３Ｉコマンドを処理する。コマンド・プロセス には、並列に走行する４つ（サポートされる４台の装置のそれぞれに１つずつ） のインスタンスがある。通常は、各プロセスがそのプロセスの装置に宛てられた コマンドを処理する。

各コマンド・プロセスが、１つのコマンドをその待ち行列から取り上げ、 それがこの時点での実行するのに有効であることを確認し、個々のコマンドを処 理するルーチンを呼び出し、そのルーチンが、 そのコマンドの妥当性検査を行い、 ＳＡ　ＸＦＥＲ（Ｓ　Ａ）プロセスとＤＥＶＩＣＥ　（Ｄ　Ａ　）プロセスに指 令し、 ＳＡとＤＡが完了するまで中断し、 ＳＣ３Ｉ状況を返し 通常は、ＳＡ　ＴＲＡＮＳＭＩＴ　ＭＥＳＳＡＧＥプロセスに通知して、５Ｃ８ Ｉ状況をアダプタに送る。

装置待ち行列が空になるまでその待ち行列内のコマンド毎にこの手順を繰り返し 、その後、この手順は、中断状態になり、ＱＵＥＵＥ　ＭＡＮＡＧＥＲプロセス が新規コマンドを待ち行列に追加した時に再開される。

ＤＥＶＩＣＥ　（装置） 装置毎に１つのプロセスがある（別々のタスクとして実施される）。ＤＡプロセ スは、ＣＯＭＭＡＮＤプロセスからの下記の要求を処理する。

１）読取り 適当なルーチンを呼び出して、ＣＯＭＭＡＮＤプロセスが要求した読取りコマン ドを処理する。このルーチンは、適当なりＡＳＤに５ＥＥＫ　（シーク）副指令 を発行し、ＤＭＡの初期設定すなわちＤＭＡチャネルの割振りを行い、使用可能 なバッファ・サイズを計算し、使用可能な空間が存在する場合は、ＲＥＡＤ副指 令を用意し、これをＤＡＳＤに対して発行し、そのＤＡＳＤが、ＤＡＳＤから制 御装置内のデータ・バッファへのデータ転送を開始する。ＤＭＡアドレスが、Ｒ ＥＡＤ副指令内でＤＡＳＤに渡され、これを入力データ・パケットのアドレス・ フィールド内で使用して、データの宛先を識別する。

２）書込み この時、下記の要求ならびにＩＤフォーマットなどの他の専用コマンドがまだ発 行されていない場合に、５ＥＥＫ副指令を発行する。

３）現動作延長 ４）事象停止 ＣＯＭＭＡＮＤプロセスは、下記の３つの事象のうちの１つを通知することによ って、ＤＥＶＩＣＥプロセスと通信する。

ＮＥＷＲＥＱ　新規の要求が開始されたことを装置プロセスに知らせる。

ＥＸＴＲＥＱ　この事象は、要求を延長するのに使用する。

５ＴＯＰ　装置プロセスに、現在進行中のすべての作業を停止するよう指示する 。

ＣＯＭＭＡＮＤプロセスからの要求を受け取った時、ＤＥＶＩＣＥプロセスは、 適当なりＡＳＤ副指令を直列リンク上に送ることによって、ＤＡＳＤに対する適 当な処置を開始する。

ＤＡＳＤ副指令は、制御装置によって生成される低水準の読み書き副指令である 。制御装置がデータを読み書きできるようにするために下記の副指令が設けられ ている。以下で定義する副指令はそれぞれ、パケットのデータ・フィールド内で 直列リンクを介してＤＡＳＤに送られる。すべての「副指令」パケットは、実行 のため、またはＤＡＳＤ内の他の構成要素への分配のため、ＤＡＳＤ内のマイク ロプロセッサを宛先とする。

１ＯＲＤＥＲＣＯＤＥＩＣＹＬ工ＮＤＥＲ１１１ＥＡＤ１これは、ＤＡＳＤに、 先読み（アクティブの場合）を中止し、指定されたシリンダおよびヘッドにシー クするよう指令する副指令である。また、書込みコマンドの場合、単独のシーク 副指令を用いると、制御装置は、コマンドを復号した直後に、アダプタから書込 みデータを受け取るのを待たずに、シークを開始できるようになる。ＤＡＳＤが 読取り副指令または延長読取り副指令を完了する前に（状況パケットが返されて いない）　、５ＴＯＰ　（停止）副指令が発行される場合、ＤＡＳＤは、即座に その読取り動作を打ち切り、５ＴＯＰ−ＡＮＤ　５ＥＥＫ副指令で指定されたシ リンダおよびヘッドへのシークを開始し、打ち切られたＲＥＡＤ　（読取り）副 指令の状況パケットを返す。

５ＴＯＰ副指令の場合は状況パケットを送らない。

また、この副指令は、アダプタからＡＢＯＲＴ　５Ｃ３Ｉコマンド・メツセージ を受け取った時にＤＡＳＤに送られる。この場合、シーク動作は開始されない。

ＲＥＡＤ　（読取り）副指令 ｒ　７　７　７−−下−一下−−−コ ｉ　０ＲＤＥＲＣ０ＤＥ　１ＡＤＤＲＥＳＳ　１ＣＹＬＩＮＤＥＲ１ＨＥＡＤ　 １ＬＢＡ　ＩＣ０ＵＮＴ　１これは、Ｄ　Ａ、　Ｓ　Ｄに、特定の論理ブロック ・アドレス（ＬＢＡ、）を探索し、指定された数のブロックを読み取るよう指令 する副指令である。パラメータは以下の通りである。

シークの検査用の物理シリンダ（ＣＹＬＩＮＤＥＲ，）と物理ヘッド（＋−ＩＥ ＡＤ）　、論理ブロック・アドレス（ＬＢＡ）　、および読み取るべきブロック の数のカウント（ＣＯＵＮＴ）。さらに、アドレス・フィールド（ＡＤＤＲ，Ｅ ＳＳ）は、この副指令の結果として返されるすべてのデータ・バケットのアト１ ノス・フィールドに置かれるバイトを含む。

ＤＡＳＤは、要求されたデータを制御装置に送り、各ブロックの末尾にあるＥＣ Ｃバイトを検査する。ＤＡＳＤが、欠陥ありとマークされたブロックに遭遇した 場合は、それらのブロックを自動的にスキップする。最後に、Ｄ　Ａ、　Ｓ　Ｄ は、エラーが検出されたか否かを示す状況を返す。

Ｃ０ＮＤＩＴＩＯＮＡＬ−ＲＥΔｌ）　（条件付き読取り）副指令この副指令は 、ＲＥＡＤ副指令と同じフォーマットを有し、選択されたシリンダおよびヘッド ・アドレスへのシーク動作を呼び出す。この副指令に含まれるＬＢＡに対応する セクタの位置が指定され、カウント・フィールドで指定された数のレコードが、 ディスクから読み取られる。アト１／ス・フィールドは、この副指令の結果とし て返されるすべてのデータ・パケットのアドレス・フィールドに置かれるバイト を含む。

Ｃ０ＮＤ　ＩＴ　ｌ０ＮＡＩ、ＲＥＡＤ副指令が制御装置によって発行されるの は、ホストが要求する読取りデータの量が、選択された量より多い時だけである ことに留意されたい。要求されたデータの量が少ない場合には、ＣｏＮＤ丁ＴＩ ○ＮＡＬ−ＲＥＡＤの使用は保証されない。

この副指令を用いると、以下で詳細に説明する分割読取り動作が可能になる。

ＷＲＩＴＥ　（書込み）副指令 これは、ＤＡＳＤに、特定のＬＢＡを探索し、指定された数のブロックを書き込 むよう指令する副指令である。パラメータは、ＲＥＡＤ副指令（上記参照）と同 じであるが、書き込むべきデータを制御装置が供給する点が異なる。さらに、ア ドレス・フィールドは存在しない。

Ｃ０ＮＤｒＴＩ○ＮＡＬ−ＷＲＩＴＥ　（条件付き書込み）副指令条件付き書込 み副指令は、ＷＲＩ　ＴＥ副指令と同じフォーマットを有する。

ＥＸＴＥＮＤ　（延長）副指令 ｌ０ＲＤＥＲＣ０ＤＥ　１ＬＢＡ　１ＣＯＵＮＴ　）１−一一一一一上−−二一 一一」 これは、前のＲＥＡＤ副指令、Ｃ０ＮＤＩＴＩＯＮＡＬ　ＲＥＡＤ副指令、ＷＲ ＩＴＥ副指令またはＣ０ＮＤＴＴＩＯＮＡＬ　ＷＲＩＴＥ副指令の動作を延長す る副指令である。「カランＩ−Ｊ　（ＣＯＵＮＴ）は、瑣副指令が完了した後に 読み取るまたは書き込む必要のある個々のセクタの数を指定するパラメータであ る。

Ｌ　Ｂ　Ａは、最初に読み取るまたは書き込むべきブロックのアトＩノスを定義 するフィールドである。この値は、連続的な読取りまたは書込みが必要な場合、 前の副指令によって読み取られた、または書き込まれた最後のブロックのＬＢＡ よりも１つ大きい値になる。ＬＢＡフィールドが、前の副指令の最後のＬＢＡの 後の最初のブロックではない場合は、これらのＬＢＡの間にあるブロックはスキ ップされ、読取りも書込みも行われない。

ＥＸＴＥＮＤ副指令が有効になるためには、ＤＡＳＤは、前の副指令が完了する 前にＥＸＴＥＮＤ副指令を受け取らなければならない。制御装置は、ＥＸＴＥＮ Ｄを使って連続的書込みを実行し、または先読みを継続する。これらの動作は、 以下で詳細に説明する。

動作全体が完了した時、コマンド・プロセスに適肖な事象が通知される。

ＳＡ　ＸＦＥＲ（Ｓ　Ａ転送） これは、ホストと制御装置内の読取リバッファの間またはホストと制御装置内の 書込みバッファの間でデータを転送する、装置ごとのプロセスである。ＣＯＭＭ ＡＮＤプロセスは、５ＡＸＦＥＲプロセスに対して下記のコマンドを発行できる 。

５ｅｎｄ　Ｒｅａ、ｄ　Ｄａｔａ　（読取りデータ送出）Ｇｅｔ　Ｗｒｉｔｅ　 Ｄａｔａ　（書込みデータ取得）Ｓｔ、ｏｐ　Ｃｕｒｒｅｎｔ　Ｔｒａｎｓｆｅ ｒ　（現転送停止）データ転送の実行に必要なパラメータは、制御ブロック内で ＣＯＭＭＡＮＤプロセスからＳＡ　ＸＦＥＲプロセスに渡される。

ＳＡ　ＴＲＡＮＳＭＩＴ　（Ｓ　Ａ送信）　（ＳＡＴＸＭＳＧ）こわは、他のプ ロセスに代わってメツセージ（ＲＥＡＤＹ　ＦＯＲ−ＷＲ，ＩＴＥ、　ＤＡＴＡ −ＲＥＡＤＹおよび５ＴＡＴＵＳ）をアダプタに送るプロセスである。ＲＥＡＤ Ｙ−ＦＯＲ−鶏ＩＴＥとＤＡＴＡ−ＲＥＡＤＹは、ＳＡ　ＸＦＥＲブコセスから 、二のプロセス（二渡され、５ＴＡＴＵＳメツセージは、ＣＯＭＭＡＮＤプロセ スから渡される。

読取り動作と書込み動作の例 次に、ホストからのコマンドの受取りに始まり、ホストへの完了状況の提示まで の典型的な読取り動作と書込み動作の例を記す。

読取り動作の例 ５Ｃ３Ｉ　ＣＯＭＭＡＮＤ　（ＲＥＡＤ　４Ｋ）　−−＞コマンドを待ち行列に 登録 コマンドを復号 コマンドを検索 ＬＢＡを物理アドレスに変換 先読停止 ＜−−−−−−−−−−−−−−−−−−ＳＴＡＴＵＳ八゛フファへ割り振る　 シーク ＤＡＳＤ　ＤＭＡを初期設定 Ｃ０ＮＤＩＴＩＯＮＡＬ　ＲＥＡＤ　（３２Ｋ）　−＞・シーク完了 ＬＢＡ探索 読取り ＜−−−−−−−−−−−−−−−−−ＤＡＴＡハ゛フファに最初のテ゛−夕が 入る ホストＤＭＡを初期設定 ＳＡ　ＤＭＡを初期設定 ＜−−−一−−−−−−−−ＤＡＴＡ　ＰＡＣＫＥＴＳ最後のテ゛−夕を送る ＜−−−−−一−−−−−−５ＣＳｊＳＴＡＴＵＳ状況を待ち行列に登録　ＥＸ ＴＥＮＤ　（４Ｋ）　−−−−−−一−−−−＞　・状況を提示 先読みテ゛−夕をセーフゝ ＜−−−−−−−−−−−−−−−−−５ＴＡＴＵＳ読取り １、アダプタが、ＣＤＢ内にＲＥＡＤ動作を含む５ＣＳＩ　ＣＯＭＭＡＮＤメツ セージを制御装置に送る。このメツセージは、読取りデータの転送元であるＤＡ ＳＤのアドレスと、そのデータの送り先になるホスト・メモリ内のアドレスを含 む。

２、制御装置が、上述の通りにコマンドを処理し、装置タスクに制御を渡す。こ の装置タスクは、ＤＡＳＤに５ＴＯＰ　ＡＮＤ−５ＥＥＫ副指令を送る。これに よって、現在活動状態の先読み動作があれば打切られる。（現在活動状態の先読 み動作がない場合は、この副指令は送られない）。

３、ＤＡＳＤが、先読み動作打切り状況を示す５ＴＡＴＵＳを制御装置に返し、 その後、指定されたヘッドおよびシリンダへのシークを開始する。

４、制御装置の装置タスクが、転送すべき読取りデータのために３２にセグメン トのデータ・バッファを割り振る。また、この装置タスクは、制御装置データ・ バッファへのデータ転送に使用するＤＭＡチャネルを割り振る。

５、この例では、次に、装置タスクが、割り振られたＤＭＡチャネルのアドレス 、データ開始アドレスおよび転送すべきブロックの数を含むＣ０ＮＤＩＴＩＯＮ ＡＬ　ＲＥＡＤ副指令を、ＤＡＳＤに送る。前述したように、要求されたデータ の量が少ない場合には、Ｃ０ＮＤＩＴＩ○ＮＡＬ　ＲＥＡＤ副指令ではなくて「 通常のＪ　ＲＥＡＤ副指令が送られる。

６　、　Ｃ０ＮＤＩＴＩＯＮＡＬ　ＲＥＡＤ副指令を受け取った時、ＤＡＳＤは 、ＬＢＡを探索Ｉ７、データの転送を開始する。データ・パケットのアドレス・ フィ・−ルドは、ＤＭＡチャネルのアドレスを含む。

７、読取りデータが、直列リンクを介して制御装置に転送され、制御装置データ ・バッファ内の割り振られた空間に入れられる。

８、制御装置がアダプタにＤＡＴＡ　ＲＥＡＤＹメツセージを送り、その結果、 ホストが、制御装置とホスト・メモリの間で読取りデータを転送するために使用 するホストＤＭＡチャネルを初期設定する。上記の流れ図では、最初のデータを バッファ内で受け取った後にＤＡＴＡ−ＲＥＡＤＹメツセージが送られるように なっているが、このメツセージは、バッファ内でデータを受け取る前に送られる のが普通である。このメツセージの目的は、ホストＤＭＡを初期設定すること、 すなわち、ホストにデータを受け取る準備をさせることである。

９、アダプタが、ＤＡＴＡ　ＲＥＡＤＹメツセージに応答して、制御装置にＲＥ ＡＤＹ　ＦＯＲ，−ＲＥＡＤメツセージを送る。ホスト内でＲＥＡＤＹ−ＦＯｒ ｊＲＥＡＤメツセージは、初期設定されたＤＭＡチャネルを識別するもので、制 御装置のＳＡ　ＲＥＣＥＩＶＥメツセージ・プロセスによって受け取られ、ＳＡ 　ＸＦＥＲプロセスに渡される。この５ＡＸＦＥＲプロセスは、ＳＡ、ＤＭＡを 初期設定する、すなわちデータ・バッファからのデータ転送に使用するＤ　Ｌｉ 　Ａチャネルを割り振る。

１０、データは、ＤＡＳＤからデータ・バッファ内で受け取られた時、直列リン クを介してホスト・メモリに転送される。

最後のデータが送られた時、制御装置は、５ＣＳＩ　５ＴＡＴＵＳをアダプタに 返す。アダプタは、この状況を待ち行列に入れ、これをホストに提示する。

書き込み動作の例 アダプタ　制御装置　ＤＡＳＤ ＳＣ３ｊＣＯＭＭＡＮＤ　（ｗＲＩＴＥ）−＞コマンドを待ち行列に登録 コマンドを復号 ＬＢＡを物理アトいに変換 先読停止 ＜−−−−−−−−−−−−−−−−−−ＳＴＡＴＵＳハ゛ブファを割り振る　 シーク ＤＡＳＤ　ＤＭＡを初期設定 テゝ−タ・ハ０ケフト　−−−−−−−−−−−−−−−−−＞最初のテ゛−１ がどツファに入る ＤＡ　ＤＭＡを初期設定 Ｃ０ＮＤＩＴＩＯＮＡＬ　ＷＲＩＴＥ　−−−−−−＞ＬＢＡ探索 ＥＸＴＥＮＤ　−−−−−−−−−−−−−−−−−＞・＜−−−−−−−−− −−−−−一状況＜−−−−−−−−−−−−−−５ＣＳＩ　５ＴＡＴＵＳ状況 を待ち行列に登録 状況を提示 書込み １．アダプタが、書込み動作を定義するＳＣ５Ｉ−ＣＯＭＭＡＮＤメツセージを 制御装置に送る。

２、制御装置が、コマンドを処理しく前述した通りに）、制御が、ＣＯＭＭＡＮ ＤプロセスからＤＥＶＩＣＥプロセスに渡される。この例では、ＤＥＶＩＣＥプ ロセスは、ＤＡＳＤに５ＴＯＰ　ＡＮＤ−５ＥＥＫ副指令を送る（先読み動作が 現在活動状態である）。

３、ＤＡＳＤが、先読みを停止し、先読み動作打切り状況を示す状況を制御装置 に送る。ＤＡＳＤが、５ＴＯＰ　ＡＮＤ　５ＥＥＫ副指令で指定されたシリンダ およびヘッドへのシークを開始する。

４、制御装置のＳＡ　ＸＦＥＲプロセスが、データ・バッファ内の空間を割り振 り、ホストからの書込みデータのパケットの宛先となるＳＡ　ＤＭＡチャネルを 初期設定する。

５　、　ＳＡ　ＸＦＥＲプロセスが、ＳＡ　ＴＲＡＮＳＭＩＴプロセスに通知し 、このＳＡ　ＴＲＡＮＳＭＩＴプロセスが、アダプタにＲＥＡＤＹ　ＦＯＲ−Ｗ ＲＩＴＥメツセージを送る。このメツセージは、前のステップで初期設定された ＤＭＡチャネルを識別するメツセージである。

６、アダプタのリンク・タスクが、ホスト・メモリへのデータ転送に使用するＤ ＭＡチャネルを割り振り、その後、書込みデータのパケットの、制御装置への転 送を開始する。

７、制御装置の装置タスクが、データ・バッファとＤＡＳＤ間でのデータの転送 に使用するＤＭＡチャネルを初期設定し、この例では、ＤＡＳＤが期待すべきＬ ＢＡと書込みデータの量ヲｆｆ１ｌｉ別ｔ６　Ｃ０ＮＤＩＴＩＯＮＡＬ　ＷＲＩ ＴＥ副指令をＤＡＳＤに送る。ＤＡＳＤは、ＬＢＡ探索を開始する。

８、書込みデータは、ＤＭＡチャネルを介してバッファで受け取られた時、バッ ファから第２のＤＭＡチャネル上を直列リンクを介してＤＡＳＤに転送される。

先読み 先読みとは、全体で１つの長い逐次読取りを構成する１組のＲＥＡＤコマンドの 性能を向上させるために、制御装置が提供する機能である。これは、下記のよう に次の読取りを予測してＤＡＳＤから制御装置のバッファへの読取りを継続する ことによって達成される。

５Ｃ３ＩのＲＥＡＤコマンドを受け取ると、制御装置は、この読取りに割り振ら れている制御装置の３２にセグメントのデーラダバッファに必要な数のセクタを 転送するようＤＡＳＤに指示する。この実施態様では、制御装置は通常、ホスト からのコマンドが要求する量がそれより少ない時でも、３２にのデータ（すなわ ち、割り振られたバッファ空間を満たす量のデータ）を要求する。ホストが要求 するデータは、ＤＡ、ＳＤから到着した時、ホストに転送される。要求されたデ ータをホストまで転送し終えた時、制御装置によって状況が生成される。その間 に、先読みデータの転送が継続する。

ＤＡＳＤに対するＲＥＡＤ副指令で、ホストから要求された量より多（のデータ が指定されていた場合には、余分のデータは、制御装置バッファに記憶される。

ホストがバッファ空間を使用可能にする時、制御装置によってＤＡＳＤに送られ るＥＸＴＥＮＤ副指令によって、データ転送が延長される。ＥＸＴＥＮＤ副指令 を受け取ると、ＤＡＳＤは、そのＥＸＴＥＮＤ副指令で指定されたセクタをバッ ファの新しい末尾に転送する。

１例として、アダプタから送られたＲＥＡＤコマンドが、４にのデータ（８セク タ）を要求し、制御装置が、装置に３２Ｋを要求する場合には、要求された４に のデータがホストに転送されると同時に、バッファ内に４にの空間が生じる。制 御装置は、バッファを満たすため、４にの新規データを要求するＥＸＴＥＮＤ副 指令を装置に送る。

アダプタから次のＲＥＡＤコマンドを受け取った時、制御装置は、バッファを検 査して、要求されたデータが既に存在する（または、すぐに存在するようになる ）か否かを調べる。そうである場合には、制御装置は、そのデータをホストに転 送する。そうでない場合には、制御装置は、ＤＡＳＤに新規の読取りを指示し、 活動状態の先読みがあれば打ち切る。ＤＡＳＤが新規転送を再度指令されるか、 または先読みバッファが満たされるまで、先読みは継続する。

連続的書込み 連続的（バック・ツー・バック）書込みとは、連続するブロックを書き込む連続 した書込みコマンドである。後続書込みの最初のブロックが、前の書込みの最後 のブロックの直後に続く。制御装置およびＤＡＳＤ内で連続的書込みに対する特 別なサポートを行うと、そうでない場合にはコマンドの間にＤＡＳＤが回転する 必要があるのに対して、Ｄ　Ａ、　Ｓ　Ｄは回転せずに書込みを行えるようにな る。

ＷＲＩＴＥコマンドのコマンド固有ルーチンが、現在活動状態の装置転送を、次 の連続する書込みを含むように延長することができる点に達した時、このルーチ ンは、「肩越しに振り返り」、次のＣＤＱＥがこのような書込みを含むか否かを 検査する。含む場合は、このルーチンは、装置タスクに延長要求を発行し、その 装置タスクは、ＤＡＳＤにＥＸ　Ｔ　ＥＮＤ副指令を送る。ＤＡＳＤが、前の書 込みを完了する前にＥＸＴＥＮＤ副指令を受け取った場合は、そのＤＡＳＤは、 ただ単に、現書込みのカウントを、ＥＸＴＥＮＤ副指令のカウント・パラメータ で指定された量だけ延長する。

ＥＸＴＥＮＤ副指令がＤＡＳ−Ｄに達するのが遅すぎた場合には、ＤＡＳＤは、 最初の書込みを通常の形で行った後に状況を提示し、「失敗」状況を示してその ＥＸ　Ｔ　ＥＮＤ副指令を拒絶する。

その場合、制御装置は通常の書込みを生成する。ＥＸＴＥＮＤ副指令は、それ自 体が延長の候補である。

例 ホストが、セクタＯ〜７に対する５Ｃ３Ｉ書込みコマンドを送る。

制御装置が、セクタ０〜７に対するＷＲＩＴＥ副指令を発行する。

ホストが、セクタ８〜１５に対するＳＣ８工書込みコマンドを送る。

制御装置が、待ち行列内で連続的書込みを検出する。

制御装置が、８セクタ分のＥＸＴＥＮＤ副指令を発行する。

ＥＸＴＥＮＤ副指令が、ＷＲＩＴＥの終了前に到着した場合、このＤＡＳＤは、 その現ブロック・カウントを８だけ延長し、セクタ７の後には状況を返さず、そ の代わりに、セクタ１５の後で状況を返す。

ＥＸＴＥＮＤ副指令の到着が遅すぎた場合、このＤ　Ａ　Ｓ　Ｄは、ＷＲＩＴＥ ＷＡ指令に対する通常の状況を生成し、ＥＸＴＥＮＤ副指令の受取りが遅すぎた ことを制御装置に伝える。その場合、制御装置は、セクタ８〜１５に対するＷＲ ＩＴＥ副指令を再発行する。その後、セクタ８〜１５が、次の回転の際に書き込 まれる。

ＥＸＴＥＮＤ副指令を使用する連続的書込みの実施態様では、直列リンクのパケ ット多重化機能を利用する、すなわち、制御装置が、書込みデータをＤ　Ａ　Ｓ 　Ｄに送っているのと同時に、直列リンクを介してＥＸＴＥＮＤ副指令を送るこ とができなければならないことに留意されたい。

分割読取り 分割読取りとは、ＤＡＳＤからの読取りを、現Ｒ，ＥＡＤ動作の範囲の最初のセ クタではなく、ヘッドの下に最初に現れるその範囲に含まれるセクタから開始す ることによって得られる性能向上である。たとえば、セクタ４．５．６１０．。

１５．１６に対する読取りは、ヘッドの到着がたまたまセクタ４を読み取るには 遅すぎるが、セクタ６を読み取るには十分に早い場合には、６．７．８１．。０ ．１５．１６．４．５という順序で読み取ることができる。したがって、ＤＡＳ Ｄからの転送は、そうしない場合よりも１１セクタ（すなわち、１６−５）だけ 早（完了するはずである。

この最適化は、制御装置がＤＡＳＤに最初のセクタを読み取るよう指令すること によって達成される。ＤＡＳＤは、そのセクタが所定の時間（たとえば１ミリ秒 ）以上離れていることを発見した場合、その読取りを打ち切り、現ＬＢＡを制御 装置に返す。その場合、制御装置は、同じ読取りを再発行するか、それともその 読取りを、現セクタから末尾までを転送する「末尾」読取りと、第１セクタから 末尾の先頭までを転送する「先頭」読取りとに分割するかを決定する。

これをサポートするために、ＤＡＳＤに対するＣ０ＮＤＩＴＩＯＮＡＬ−ＲＥＡ Ｄ副指令が使用できる。この副指令は、第１セクタまでに長い遅延がある場合に は打ち切られる。上記の例では、データは、通常の順序で読み取られる場合より も、１１セクタ分早（制御装置バッファに到着する。ただし、制御装置が、ホス トに送るデータを通常の順序に配列し直さなければならない場合には、分割読取 り動作の性能の利益は大幅に減少する。

本明細書に記載する技法は、制御装置バッファ内でデータを並べ直す必要をなく すことによって、「分割読取り」の潜在能力をより多く引き出すものである。こ れは、制御装置とアダプタの間でメツセージ・インターフェースを定義して、ホ ストＤＭＡアトＩ／スに対する必要な制御を制御装置に与えることによって達成 される。実際には、制御装置は、ホスト・メモリに対するランダム・アクセス権 を有する。データが制御装置のデータ・バッファに置かれる時に制御装置からア ダプタに送られるＤＡＴＡ　Ｒ，ＥＡＤＹメツセージが、そのデータを送る先の ホスト・メモリ内のアドレスを指定する。分割読取り動作が進行中である時、制 御装置は、ホストからの当初のコマンド中で送られたアドレスから修正済み開始 アドレスを計算し、このアドレスを、ＤＡＴＡ　ＲＥＡＤＹメツセージに組み入 れてホストに送る。上記の例の場合、制御装置は、セクタ４の開始アドレスを知 らされ、（、たがって、分割読取りデータの最初のセクタ（この場合はセクタ６ ）を送る先のホスト内の修正済みアトＩ／スを計算することができる。セクタ６ 〜１６が既にデータ・バッファ内にある場合は、制御装置は、単一のＤＡＴＡ　 ＲＥＡＤＹメツセージを発行して、セクタ６〜１６の転送を開始する。セクタ６ 〜１６の転送が完了する。制御装置はセクタ１〜５をバッファ内で得た時、ＤＡ ＴＡ−ＲＥＡＤＹメツセージをホストに発行して、セクタ１〜５の転送準備がで きたことと、セクタ１を送る先のホスト・メモリのアトＩ／スを示す。

生データ読取り 制御装置がホスト・メモリの諸区域にランダムにアクセスできる、すなわち、ホ スト・アドレスを制御できる能力をもつので、別の性能上の利益も得られる。Ｄ ＡＳＤがデータの多数のセクタを制御装置バッファに転送している読取り動作中 に、そのＤ　Ａ、　Ｓ　Ｄは、１セクタ（５１２バイト）の末尾まで待ってＥＣ Ｃを検査する前に、そのセクタをホストまで送る。ここで述べるシステムでは、 ＤＡＳＤは、１セクタ分のデニタを保持するのに十分な緩衝記憶を有していない 。データは、ディスクから直列に読み取られ、１２８バイト・バケツ１−にコン パイルされて、制御装置に送られる。そのセクタが終わる時に、装置は、ＥＣＣ を検査１．、そのデータの末尾に６つのＥＣＣバイ１〜を付加する。そのセクタ 内のすべてのデータが「良好」である場合は、エラーは示されず、制御装置はホ ストへの伝送を継続する。このシステムでは、装置がデータの最終パケットを制 御装置に送る前に、したがって、装置がそのデータにエラーが含まれることを知 る前に、データのそのセクタの大部分が既に制御装置からホストに転送されてい ることに留意されたい。したがって、既にホスト内にあるデータは、「生」デー タであり、すなわち、ホストへの転送の前に検査が行われていない。

はとんどのデータ転送では、生データは、良好なデータでもある。すなわち、そ のデータが装置から転送される。データを検査なしでホストに直接に転送すると 、ホストへ転送する前にすべてのセクタを検査する従来のシステムに比べて、性 能上の利益がもたらされる。この直接方式の場合、データの多数のセクタをホス トが受け取るのに要する時間が、１セクタのデータが装置からホストへ移動する のに要する時間とほぼ等しい時間だけ短縮される。本明細書に記載のシステムな どの高性能システムでは、この利益によって、全体的オーバーヘッドをかなり削 減することができる。

上述したように、はとんどのデータ転送では、生データを送ると、検査済みのデ ータに比べて、性能上の利益がもたらされる。これとトレードオフになるのは、 転送データにエラーが存在する時の性能低下である。ある従来システムでは、生 データにエラーが１つ存在すると、そのデータ全体を再送信しなければならない 。制御装置がホスト・メモリに対するランダム・アクセス権を有する本発明では 、データのすべてを再送信する必要はない。

あるセクタの終りに、ＤＡＳＤがそのデータ内にエラーが存在することを検已し た場合、ＥＣＣバイトによってそのことが制御装置に示され、制御装置に警告が 出る。制御装置は、ホストへの現パケット・データの送出を完了した時に、送信 を中止し、ＤＡＴＡ　ＲＥＴＲＹ　（データ再試行）メツセージをホストに送る 。制御装置は、エラーを含んでいたセクタの再送信を要求する。ＤＡＳＤは、要 求されたセクタを、１２８バイト・パケットに入れて制御装置に再送信し、制御 装置は、そのデータをバッファに記憶する。再送信されたデータのブロックが良 好である場合は、制御装置は、ホストにそのデータをパスする。

制御装置は、再試行データの送り先となるホスト・メモリのアドレスを指定する ＤＡＴＡ　ＲＥＴＲＹメツセージを、アダプタに送る。このＤＡＴＡ　ＲＥＴＲ Ｙメツセージは、アダプタに、ホスト・メモリへデータを転送するのに使用する 新規ＤＭＡチャネルをセットアツプするよう指示するメツセージである。アダプ タは、このＤＡＴＡ　ＲＥＴＲＹメツセージに対して、ＲＥＡＤＹ　ＦＯＲＲＥ ＡＤメツセージで応答する。ＤＡＴ、ｊＲＥＴＲＹメツセージは、再試行される データの量を示す。

制御装置に送られる再試行データが依然として誤りを含む場合、制御装置は、あ る回数だけそのデータを再要求する。

所定の回数の試行後に制御装置がまだ良好なデータを受け取っていない場合、制 御装置は、そのバッファ内に保持されているデータ中の誤りの訂正を試みる。こ のために、制御装置は、ｒＥＣＣに対する作用」副指令を装置に送る。この副指 令は、装置に、どのバイトが誤りであるかを計算させ、また、それらのバイトの 訂正データを計算させる。訂正できるバイトの数は、実施態様に依存する。本明 細書のシステムでは、その数は２バイトである。装置は、訂正情報を制御装置に 送り、制御装置は、そのバッファ内に保持されたデータを訂正する。その後、制 御装置は、訂正済みのバイトを含むデータのブロックをホストに送る。

ホスト ＦＩＧ、１ □ マ マイクロチャネル マイクロチャネル　チップ間制御 ＦＩＧ、４ ＰＣ ＦＩＧ、５ データ記憶サブシステム 要約 データ処理システムへの接続に適した高性能データ記憶サブシステムを開示する 。このサブシステムの主な機能ユニットは、（１）ホスト・アダプタ、（２）装 置制御装置、および（３）直接アクセス記憶装置（ＤＡＳＤ）である。これらの 機能ユニットは、専用の二点間全二重直列リンクによって相互接続され、この直 列リンク上でコマンドとデータがパケットの形で伝送される。また、この直列リ ンクは、パケット多重化をサポートし、これによって、直列リンク上で伝送され たコマンドを、装置からまたは装置へ転送中の読取りデータまたは書込みデータ と多重化できるようになっている。このサブシステムの基本構成は、直列リンク を経て制御装置に接続されるアダプタを含み、制御装置は、４本の直列リンクに よって４台のＤＡＳＤに接続される。ただし、記載のサブシステム・アーキテク チャを用いると、各アダプタを最高４台の制御装置に接続することができ、した がって、最高１６台の装置を１個のアダプタに接続することができる。

国際調査報告

Claims (10)

【特許請求の範囲】
1. １．ホスト・アダプタと、 制御装置と、 複数の直接アクセス記憶装置と、 アダプタを制御装置に接続する専用直列リンクと、制御装置を当該の各装置に接 続する複数の専用リンクとを備え、直列リンクが、全二重モードで動作するよう に構成されたインバウンド接続とアウトバウンド接続の対からなる、データ記憶 サブシステム。
2. ２．制御装置と装置との間の専用リンクも、全二重モードで動作するように構成 されたインバウンド接続とアウトバウンド接続の対からなる直列リンクであるこ とを特徴とする、請求項１に記載のデータ記憶サブシステム。
3. ３．データとコマンドがパケットの形で直列リンクを介して伝送され、直列リン クのインバウンド接続とアウトバウンド接続がそれぞれ、前記パケットの多重化 を行えるように構成されていることを特徴とする、請求項１または請求項２に記 載のデータ記憶サブシステム。
4. ４．制御装置が、相対的に大きなデータ・バッファを有し、装置が、相対的に小 さなデータ・バッファを有する、前記のいずれかの請求項に記載のデータ記憶サ ブシステム。
5. ５．制御装置のデータ・バッファを装置間で共用して、装置からホストに伝送さ れる読取りデータと、ホストから装置に伝送される書込みデータを受け取る、請 求項４に記載のデータ記憶サブシステム。
6. ６．制御装置が、それ自体と装置の間でのデータ転送を多重セクタ装置副指令に よって開始する、前記のいずれかの請求項に記載のデータ記憶サブシステム。
7. ７．アダプタが、アダプタと制御装置との間の専用直列リンクとホストとの間で データを転送するための、複数の直接メモリ・アクセス（ＤＭＡ）・チャネルを 含む、前記のいずれかの請求項に記載のデータ記憶サブシステム。
8. ８．制御装置が、アダプタと制御装置バッファとの間または装置と制御装置バッ ファとの間でデータを転送するための、複数のＤＭＡチャネルを制御する直接メ モリ・アクセス（ＤＭＡ）制御装置を含む、請求項４ないし請求項７のいずれか に記載のデータ記憶サブシステム。
9. ９．４つの専用直列リンクによって、アダプタを４台の制御装置に接続できるこ とを特徴とする、前記のいずれかの請求項に記載のデータ記憶サブシステム。
10. １０．２つの専用直列リンクによって、制御装置を２個のアダプタに接続できる ことを特徴とする、前記のいずれかの請求項に記載のデータ記憶サブシステム。